CN1105782A - 半导体晶元嵌入电路板的封装方法 - Google Patents
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Abstract
本发明是一种半导体晶元嵌入电路板的封装方
法，包括下列步骤：提供一个晶元，晶元内有若干焊垫
作为内部电路与外界连接的通道；提供至少一片的电
路板，这些电路板重叠组合起来后，具有一凹坑；然
后，将上述晶元以焊垫朝向上方地嵌入固定于上述凹
坑内，且使晶元的焊垫暴露在外；再将暴露在外的各
个焊垫以导线焊接至电路板上做打线处理，最后再在
外层涂上胶质保护层，且在电路板上做贯孔处理。
Description
本发明涉及一种电路板的封装方法，特别是一种半导体晶元嵌入电路板的封装方法。
一般集成电路（I.C），其以往的封装手段，首先是由晶片（WAFER）起，经过切割成数个晶元（DIES）后，再先后进行下述步骤：
（1）上脚架（LEAD FRAME），此脚架就是常看到的I.C接脚，将上述晶元嵌入脚架座（是一个周围为接脚，中心为空洞区可容晶元置的装置）上。
（2）打线（BUNDING），是以多条铝线的一端焊至晶元上的多个焊垫（PAD）上，每个晶元上都具有焊垫，其作为晶元内部电路与外界连接的通道，再将铝线的另一端焊至上述的脚架上，这种打线作业皆由机器自动处理。
（3）包装封胶，当上述两步骤完成后，最后再在其外层封装一层胶质物质（例如环氧树脂）作为外壳，但是其脚架（接脚）仍然露出在外，如此，就制成一个完整的I.C了。
目前一般的晶元具有两种形式，（1）请参考图1所示是以往晶元的示意图，焊垫40排列于左右两侧边缘而电路区10（焊垫就是用来与电路区10连接的）位于内部区域;（2）也有另一种如图2所示的晶元结构，在图示中，焊垫40并排于中央，而电路区10则位于两旁区域。
在上述的第（1）种晶元，在做打线作业处理时（此时晶元20已被置放于脚架座上，但此脚架座未示于下列图3中），可参考图3所示，其中晶元20上的焊垫40位于两侧，此时自动作业机器将铝线30焊接于焊垫40上，此时铝线30会在焊垫40上成接近垂直状往上升，当上升至一定高度后，因打线机器的作用，又会自然平缓地向外下拉，但未与晶元20接触，而铝线30另一端31是用来焊接至晶元20旁侧的脚架（未示于图中）上。
而上述的第（2）种晶元在做打线作业处理时，则会有如图4所示的情况发生，此时焊垫40与两侧边缘距离变大，在做打线作业时，同图3的程序，晶元20上的焊垫40焊接有铝线30，此时铝线30会在焊垫40上成接近垂直状往上升，如上所述，当上升至一定高度后，因打线机器的作用，又会自然平缓地向外下拉。
但铝线30在平缓地向外下拉时，因焊垫40与两侧边缘距离变大，所以铝线30会触碰到晶元20，虽然晶元20表层有一层保护胶膜（PV FILM），可是在经过实际运作后，会因温度的提高使晶元20外层的保护胶膜熔解，将造成铝线30与晶元20呈短路状态，因而增加不良品的产生。
再者，环顾目前I.C的封装作业，其程序稍嫌繁琐，且成品构件太多、体积庞大，小型化不易，开模时间较长（指脚架的模具）且模具昂贵。
本发明的主要目的在于提供一种可降低包装成本、节省开模时间及缩减体积的半导体晶元嵌入电路板的封装方法。
为达到上述目的，本发明半导体晶元嵌入电路板的封装方法，包括下列步骤：首先，提供一晶元（DIE），晶元内有若干焊垫作为内部电路与外界连接的通道;其次，提供至少一片的电路板，这些至少一片的电路板，这些至少一片的电路板重叠组合起来后，具有一凹坑，可供上述晶元嵌入用，且在晶元嵌入凹坑内后，会使晶元的焊垫露在外头;然后，将上述晶元以焊垫朝向上方地嵌入上述凹坑内，且予以适当固定，此刻晶元的焊垫显露在外头;再将显露在外头的各个焊垫以导线焊接至电路板上做打线的处理，最后再在外层涂上胶质保护层，且在电路板上做贯孔的处理。
下面结合附图及实施例对本发明进行详细说明：
图1：以往晶元的示意图。
图2：以往另一种形式晶元的示意图。
图3：图1的以往晶元在上脚架状态的示意图。
图4：图2的另一形式晶元在上脚架状态的示意图。
图5：本发明半导体晶元嵌入电路板的封装方法的第一个实施例示意图。
图6、7：在图5情况下做打线处理时的示意图及截面示意图。
图8：本发明半导体晶元嵌入电路板的封装方法的另一实施例示意图。
图9、10：在图8情况下做打线处理时的示意图及截面示意图。
图11、12、13：本发明半导体晶元嵌入电路板的封装方法的第三个实施例示意图。
图14、15：本发明半导体晶元嵌入电路板的封装方法的第四个实施例示意图。
本发明是一种半导体晶元嵌入电路板的封装方法，包括下列步骤：
首先，提供一晶元，晶元内有若干焊垫作为内部电路与外界连接的通道。
其次，提供至少一片的电路板，这些至少一片的电路板重叠组合起来后，具有一个凹坑，可供上述晶元嵌入用，且在晶元嵌入凹坑内后，会使晶元的焊垫露在外头。
然后，将上述晶元以焊垫朝向上方地嵌入上述“组合起来的至少一片电路板上的凹坑”内，且加以适当固定，此刻晶元的焊垫显露在外头;再将显露在外头的各个焊垫以导线焊接至电路板上做打线的处理，最后再在外层涂上胶质保护层。
本发明的第一个较佳实施例，如下列步骤：
首先，请参考图5所示，提供一个晶元20，晶元20内有若干焊垫40作为与外界电路连接的通道。
其次，提供两片电路板组合而成的电路合板，它由下而上分别是：下层电路板50，此下层电路板50内部具有一个面积比上述晶元20稍大的穿孔51可供晶元20由此处嵌入;以及上层电路板60，内部有穿孔61可显露出上述晶元20上的焊垫40，此上层电路板60与下层电路板50重叠粘着组合后，下层电路板50上的穿孔51就形成一个如上所述的凹坑，当晶元20由此处嵌入时，可在上层电路板60的穿孔61上显露出晶元20上的焊垫40。
然后，将上述晶元20以焊垫40朝向上方地嵌入上述由两电路板50、60组合起来的组合板上的凹坑（穿孔51）内，且加以适当固定，此刻晶元20的焊垫40显露在外头;再将显露在外头的各个焊垫40以铝线30焊接至上电路板60上做打线的处理，最后再在上层电路板60的穿孔61上涂上胶质保护层（如环氧树脂），封住并保护其内的晶元20。而在两电路板50、60上可做贯孔62的处理，不但可使得两层电路板上的电路得以连接，同时也可使得此由两片电路板组合起来的组合体可做表面粘合（S.M.T）的处理，也就是说，可将此由两片电路板组合起来的组合体，再焊接在另外一片电路板上，当做一个零件来用。
上述提供的制作方法，就不需做上脚架的作业，而且其打线作业（参考图6、7所示）就不会发生短路现象，IC成品率高，可降低不良品产生率，再者，其体积整个缩小很多，可提高精密化。
本发明的第二个较佳实施例，如下列步骤：
首先，请参考图8所示，提供一个晶元20，晶元20内有若干焊垫40作为与外界电路连接的通道。
其次，提供由两片电路板组合的电路板合板，它由下而上分别为：下层电路板70，此下层电路板70主要作盛装晶元20之用;上层电路板80，具有一个面积较上述晶元20稍大的窍孔81（也就是前述的凹坑）可供晶元20由此处嵌入用。
然后，将上述晶元20焊垫40朝向上方地嵌入上述由两电路板70、80组合起来的组合板上的凹坑（穿孔81）内，且加以适当固定，此刻晶元20的焊垫40显露在外头;再将显露在外头的各个焊垫40以金属导线，例如铝线30，焊接至上电路板70上做打线的处理，最后再在晶元20外层涂上胶质保护层（如环氧树脂），以封装住晶元20外层表面，进而保护晶体元20;然后在两电路70、80上可做贯穿62的处理，其功能也如上所述可使得两层电路板上的电路得以连接外，同时也可使得此由两片电路板组合起来的组合体可做表面粘合（S.M.T）的处理。
上述提供的制造方法，虽然是将整个晶元20显露在外，但其不需做上脚架的处理，铝线30完全是在一个平面（是由晶元20与上电路板80所形成的平面）上做打线的处理，所以铝线30不会与晶元20内的其它电路区成短路状态，所以不会有以往的缺点产生。
本发明的第三个较佳实施例，乃将上述第一个实施例内的两电路板50、60由一块电路板90代替，如图11、12、13所示，在图11中，将电路板90底部挖一个凹坑91;然后参考图12，再在顶部挖穿一个穿孔92;最后参考图13，将晶元20嵌入凹坑91内加以固定;其余步骤则与前述第一个较佳实施例相同。
本发明的第四个较佳实施例，乃将前述第二个实施例内的两电路板70、80由一块电路板93代替，如图14与15所示，在图14中，将电路板93顶部挖一个凹坑94;然后参考图15，将晶元20嵌入凹坑94内加以固定;其余步骤则与前述第二个较佳实施例相同。
在上所述的四种实施例方法，皆不需做上脚架的作业，可降底包装成本、节省脚架模具的开模时间与模具的金钱（以往脚架模具的开模时间约需八个月，而使用方法，以电路板作包装材料，仅需两周时间）;且，其打线作业（参考图9、10所示）较不易发生短路现象，IC成品率高，可降低不良品产生率;再者，其体积整个缩小很多，一般I.C安装在电路板上后，其厚度约在5.5mm以上，而本发明则只有3.1mm左右，那么对于如手表或其它更精密的电子产品而言，它对产品的微小化有极大的帮助。
Claims (5)
1、一种半导体晶元嵌入电路板的封装方法，其特征在于包括下列步骤：
首先，提供一个晶元，晶元内有焊垫作为内部电路与外界连接的通道；
其次，提供至少一片的电路板，这些至少一片的电路板重叠组合起来后，具有一个可供上述晶元嵌入用的凹坑，且在晶元嵌入凹坑内后，晶元的焊垫暴露在外；
然后，将上述晶元以焊垫朝向上方地嵌入上述组合起来的至少一片电路板上的凹坑内，且加以适当固定，使得晶元的焊垫暴露在外；
再将暴露在外的各个焊垫以导线焊接至电路板上做打线的处理，最后再在外层涂上胶质保护层。
2、如权利要求1所述的半导体晶元嵌入电路板的封装方法，其特征在于：所述导线是铝线。
3、如权利要求1所述的半导体晶元嵌入电路板的封装方法，其特征在于：所述至少一片的电路板可进一步做贯孔的处理。
4、如权利要求1所述的半导体晶元嵌入电路板的封装方法，其特征在于：当所述电路板为两片时，其由下而上分别为：
下层电路板，此下层电路板内部具有一个面积较上述晶元稍大的穿孔可供晶元由此处嵌入;
上层电路板，内部有穿孔可暴露出上述晶元上焊垫，此上层电路板与下层电路板重叠粘着组合后，可在上层电路板的穿孔上暴露出上述晶元上的焊垫。
5、如权利要求4所述的半导体晶元嵌入电路板的封装方法，其特征在于：所述两片电路板由下而上也可分别为：下层电路板，此下层电路板主要用来盛装晶元用;上层电路板，具有一个面积较上述晶元稍大的穿孔可供晶元由此处嵌入用。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 94100535 CN1105782A (zh) | 1994-01-19 | 1994-01-19 | 半导体晶元嵌入电路板的封装方法 |
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| CN 94100535 CN1105782A (zh) | 1994-01-19 | 1994-01-19 | 半导体晶元嵌入电路板的封装方法 |
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| CN1105782A true CN1105782A (zh) | 1995-07-26 |
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| CN (1) | CN1105782A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136442B (zh) * | 2010-01-22 | 2013-07-10 | 日月光封装测试(上海)有限公司 | 半导体封装打线工艺的加热装置及其夹具 |
-
1994
- 1994-01-19 CN CN 94100535 patent/CN1105782A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136442B (zh) * | 2010-01-22 | 2013-07-10 | 日月光封装测试(上海)有限公司 | 半导体封装打线工艺的加热装置及其夹具 |
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