CN110571282A - 一种肖特基二极管及其制造方法 - Google Patents
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Abstract
本申请实施例提供了一种肖特基二极管及其制造方法，肖特基二极管包括：具有第一导电类型的外延层。在外延层上具有多个第二导电类型的半导体区域，第一导电类型与第二导电类型不同。多个第二导电类型的半导体区域包括：若干第一区域、以及以各第一区域为中心均匀围绕的预设数量的第二区域。其中，第一区域的宽度大于第二区域的宽度，第一区域的深度与第二区域的深度相同，第一区域、第二区域分别形成欧姆接触区域的形状相同。第一区域和第二区域分别与外延层形成肖特基二极管的PN结。通过上述技术方案，可以在尽量保持或不影响正常电流导通模式下肖特基二极管的正常导通性能的情况下，增强器件的抗浪涌电流能力。
Description
技术领域
本发明涉及半导体器件，尤其涉及一种肖特基二极管及其制造方法。
背景技术
肖特基二极管因其正向导通电压低、反向恢复时间小等优点被广泛应用。然而，肖特基二极管的抗浪涌能力较差，在出现浪涌电流的情况下，肖特基二极管可能会出现瞬时能量过高、温度升高等现象，导致肖特基二极管失效。
为解决上述问题，现有技术中的一种肖特基二极管，在该肖特基二极管的外延层中设置若干与外延层的导电性能不同的半导体区域，增加肖特基二极管的抗浪涌能力。半导体区域的宽度越宽，肖特基二极管的抗浪涌能力越强。然而，半导体区域的宽度越宽，使得肖特基二极管的正向导通电压越高、导通性能下降。
因此，亟需一种肖特基二极管可以维持导通性能的情况下，增强其抗浪涌能力。
发明内容
本申请实施例提供了一种肖特基二极管及其制造方法，旨在解决为增强肖特基二极管的抗浪涌能力而造成其正向导通电压升高即导通能力降低的问题。
一方面，本申请实施例提供了一种肖特基二极管，其包括：具有第一导电类型的外延层。在外延层上具有多个第二导电类型的半导体区域，第一导电类型与第二导电类型不同。多个第二导电类型的半导体区域包括：若干第一区域、以及以各第一区域为中心均匀围绕的预设数量的第二区域。其中，第一区域的宽度大于第二区域的宽度，第一区域的深度与第二区域的深度相同，第一区域、第二区域分别形成欧姆接触区域的形状相同。并且，第一区域和第二区域分别与外延层形成肖特基二极管的PN结。
在一种可能实现的方式中，多个第二导电类型的半导体区域还包括多个第三区域，第三区域的宽度小于第一区域的宽度且大于第二区域的宽度；在肖特基二极管中，以各第一区域为中心均匀围绕有预设数量的第三区域，且第三区域与第一区域的距离大于第二区域与第一区域的距离；以及以各第三区域为中心均匀围绕有预设数量的第二区域。
在一种可能实现的方式中，第一区域基于第一电流开启，第二区域基于第二电流开启，第二电流大于所述第一电流。
在一种可能实现的方式中，第一区域形成的第一欧姆接触区域为正多边形，第二区域形成的第二欧姆接触区域为正多边形，且第一区域形成的欧姆接触区域的正多边形的边数大于等于4。以及以各第一区域为中心均匀围绕相应数量的第二区域。
在一种可能实现的方式中，第一区域形成欧姆接触的区域为正六边形，第二区域形成的欧姆接触区域为正六边形。且第一区域形成欧姆接触的区域的正六边形边长，大于第二区域形成的欧姆接触的区域的正六边形边长。
在一种可能实现的方式中，肖特基二极管还包括：具有第一导电类型的衬底，衬底形成于外延层背离多个第二导电类型的半导体区域一侧的表面；衬底的掺杂浓度高于外延层的掺杂浓度。
在一种可能实现的方式中，肖特基二极管还包括：第一电极，第一电极设置于外延层形成多个第二导电类型的半导体区域的表面，且第一电极接触第一区域、第二区域；第二电极，第二电极设置至外延层形成多个第二导电类型的半导体区域的表面，第二电极覆盖外延层。
在一种可能实现的方式中，第一导电类型为N型，第二导电P型。
另一方面，本申请实施例提供了一种肖特基二极管的制造方法，该制造方法包括：形成具有第一导电类型的外延层。在所述外延层上形成具有第二导电类型的半导体区域，第一导电类型与第二导电类型不同。第二导电类型的半导体区域包括：若干第一区域，以及以各第一区域为中心均匀围绕的预设数据的第二区域。其中，第一区域的宽度大于第二区域的宽度，第一区域的深度与第二区域的深度相同，所述第一区域、所述第二区域分别形成欧姆接触区域的形状相同。第一区域和第二区域分别与外延层形成肖特基二极管的PN结。
本申请实施例提供了一种肖特基二极管及其制造方法，通过设置不同宽度的具有第二导电类型的半导体区域，在浪涌电流冲击情况下，较宽的第一区域形成的PN结先开启，随后较窄的第二区域逐渐被开启。相比于全部采用均匀的较宽的半导体区域，能够减少半导体占用肖特基二极管总面积的比例，即减少对肖特基结有效导通面积的牺牲，从而在尽量保持或不影响正常电流导通模式下肖特基二极管的导通性能，增强器件的抗浪涌电流能力。
附图说明
此处所说明的附图用来提供对本说明书的进一步理解，构成本说明书的一部分，本说明书的示意性实施例及其说明用于解释本说明书，并不构成对本说明书的不当限定。在附图中：
图1为本申请实施例提供的一种肖特基二极管的结构示意图；
图2为图1所示的肖特基二极管沿EE'的截面图；
图3为图2中所示的外延层的一种电场强度示意图；
图4为图2中所示的外延层的另一种电场强度示意图
图5为本申请实施例提供的另一种肖特基二极管的结构示意图；
图6为图5所示的肖特基二极管沿FF'的截面图；
图7为图5所示的肖特基二极管沿GG'的截面图；
图8为本申请实施例提供的另一种肖特基二极管的结构示意图；
图9为图8所示的肖特基二极管沿HH'的截面图；
图10为图8所示的肖特基二极管沿I I'的截面图。
具体实施方式
为了更清楚的阐释本申请的整体构思，下面结合说明书附图以示例的方式进行详细说明。
现有技术中的肖特基二极管，在正常电流导通情况下，只有肖特基参与导通，因此正常电流导通性能的提高依赖于肖特基结面积占肖特基二极管总面积的比例，肖特基结面积占肖特基二极管总面积的比例越大，正向导通性能越好。而在浪涌电流冲击的情况下，现有的肖特基二极管的电压降一般都会超过PN结的内建电势导致PN结被开启，而PN结少数载流子注入而形成的电导调制效应能够降低器件的电阻和导通压降，因此，器件在发生浪涌电流冲击时主要由PN结来承担，通过增加PN结的面积可以提高肖特基二极管的抗浪涌能力。但同时，PN结面积的增加会造成肖特基结的面积减少，导致肖特基二极管的正向导通性能下降。因此，如何在维持肖特基二极管的正向导通能力的情况下，增强肖特基二极管的抗浪涌能力成为亟需解决的问题。
图1为本申请实施例提供的一种肖特基二极管的结构示意图，图2为图1所示的肖特基二极管沿EE'的截面图。如图2所示，肖特基二极管200包括：衬底210、外延层220、多个半导体区域230、第一电极240、第二电极250。
如图2所示，具有第一导电类型的外延层220的一表面上设置有具有多个第二导电类型的半导体区域230，第一导电类型与第二导电类型不同。
由于导电类型由半导体材料中的多数载流子的性质所决定，因此，在本申请的一种实施方式中，第一导电类型为N型，则第二导电类型为P型。需要说明的是，也可以是第一导电类型为P型，则第二导电类型为N型。
另外，具有第一导电类型的衬底210设置于外延层220背离半导体区域230一侧的表面，并且衬底210的掺杂浓度高于外延层220的掺杂浓度。并且，衬底210背离外延层230一侧的表面上设置有欧姆接触金属层260，欧姆接触金属260与衬底210形成欧姆接触和阴极电极。
图3为图2所示的外延层的电场强度示意图，图4为图2所示的外延层的另一种电场强度示意图，并且图3中的外延层的掺杂浓度高于图4中外延层的掺杂浓度。外延层220的作用是承担肖特基二极管200的阻断电压，在肖特基二极管200的反向阻断状态下，外延层220中会建立三角形电场分布，如图3、4所示，沿着外延层220的深度x方向，电场强度E逐渐下降，外延层220掺杂浓度越高，电场强度E下降的斜率越大，肖特基二极管200的反向阻断电压(即电场分布沿外延层220深度x方向的积分)越低。为了增加肖特基二极管在反向阻断下的耐压，外延层220的掺杂浓度一般处于1×1014cm-3至1×1017cm-3的范围内。而衬底210仅仅起到支撑的作用，它会引入额外的电阻，因此衬底210的掺杂浓度较高，从而可以尽量降低肖特基二极管200的导通电阻和导通压降，一般衬底210的掺杂浓度处于1×1017cm-3至1×1019cm-3的范围内。因此，在本申请实施例中，衬底210的掺杂浓度高于外延层220的掺杂浓度。
如图1、2所示，第二导电类型的半导体区域包括：若干第一区域231、以及以各第一区域为中心均匀围绕的预设数量的第二区域232。并且，第一区域231的宽度W1大于第二区域232的宽度W2，第一区域231的深度与第二区域232的深度相同，第一区域231、第二区域232分别形成欧姆接触的区域的形状相同。第一区域231和第二区域232分别于外延层220形成肖特基二极管的PN结。
上述第一区域231形成的欧姆接触的区域可以是通过第一电极240覆盖于第一区域上形成的，第二区域232形成的欧姆接触的区域也可以是第一电极240覆盖于第二区域232上形成的。上述第一电极240设置于外延层形成多个第二导电类型的半导体区域的表面。此外，本申请实施例中肖特基二极管还包括第二电极250，第二电极250覆盖在所述外延层形成所述多个第二导电类型的半导体区域的表面，第二电极250与外延层220接触形成肖特基结。其中，第一电极可以是欧姆接触金属；第二电极250可以为肖特基接触金属，例如金、银等金属。
需要说明的是，在本申请实施例中，第一区域231的宽度是指与第一区域231形成的欧姆接触的区域平行的第一区域横截面的宽度，且该第一区域横截面的形状与第一区域231形成的欧姆接触的区域的形状相同。第二区域232的宽度是指与第二区域232形成的欧姆接触的区域平行的第二区域横截面的宽度，且该第二区域横截面的形状与第二区域231形成的欧姆接触的区域的形状相同。第一区域231的深度是指第一区域231在外延层220中的高度，第二区域232的深度是指第一区域232在外延层220中的高度。
在本申请的一种实施方式中，第一区域基于第一电流开启，第二区域基于第二电流开启，第二电流大于第一电流。
具体地，第一区域与外延层形成的PN结基于第一电流开启，第二区域与外延层形成的PN结基于第二电流开启，并且第一电流小于第二电流。
在本申请实施例中，肖特基二极管200处于正向导通电流时，电流从肖特基二极管200的阳极通过肖特基结流入外延层220，在通过衬底210，并从阴极电极流出。而在电流进入外延层220之前，首先要穿过第二导电类型的半导体区域230之间所形成的沟道区域。电流在穿过沟道区域时将在第二导电类型的半导体区域230与第一导电类型的外延层220之间所形成的PN结上形成电势差，当该电势差超过PN结的内建电势时，PN结将会被开启。改变半导体区域的宽度，将会影响触发PN结开启的导通电流阈值，导通电流阈值所对应的肖特基二极管阳极与阴极之间的电压降被称之为PN结的开启电压。具有第二导电类型的半导体区域230的宽度越宽，PN结的开启电压越低，即第一区域和外延层形成的PN结的开启电流(第一电流)小于第二区域和外延层形成的PN结的开启电流(第二电流)。这是因为，如图1所示，虚线BB'展示了宽度为W1的第一区域231的电流路径，虚线CC'展示了宽度为W2的第二区域232的电流路径，当BB'、CC'之间的电势差达到半导体区域230与外延层220形成的PN结的内建电势，这时候PN结便会被开启。BB'、CC'的电势差等于沟道电流乘以BB'、CC'段的电阻。从图1中可以明显的看出，当半导体区域间距不变时，电阻的大小主要受到半导体区域230宽度的影响，当半导体区域230宽度越大时(W1大于W2)，其电阻越大。因此，当电流增加到触发第一个PN结开启的电流阈值I1时，BB'将先达到PN结的内建电势，宽度为W1的第一区域231被先开启。随着电流继续增大，超出第二个PN结开启的电流阈值I2时，CC'也达到PN结的内建电势，从而宽度为W2的第二区域也被开启。
在本申请的一种实施方式中，第一区域231形成的欧姆接触的区域为正多边形，第二区域232形成的欧姆接触的区域也为正多边形，且所述第一区域形成的欧姆接触的区域的正多边形的边数大于等于4。并且，各第一区域231围绕有相应数量的第二区域232。优选的，以各第一区域231为中心均匀围绕有与第一区域形成的欧姆接触区域的边数相同的第二区域。例如，第一区域和第二区域均为正五边形，则以第一区域为中心均匀围绕有5个第二区域。
进一步地，如图1所示，第一区域231形成的第一欧姆接触区域、第二区域232形成的第二欧姆接触区域均为正六边形。
因为，在肖特基二极管200的反向阻断状态下，在其内部PN结的位置会建立电场，而电场存在曲率效应。PN结的边界所形成的角度越小，电场越容易集中，电场强度增大，二极管的反向漏电流升高。所以，半导体区域230可以采用钝角或直角的正多边形。而正多边形的边数越多，越接近于圆形，可以减小半导体区域230的边角带来的电场集中效应。第一区域231和第二区域232分别形成的欧姆接触的区域均为正六边形或圆形的肖特基二极管200，其漏电流水平相接近。而采用正六边形能够减少肖特基二极管200布局设计的复杂度，因此，在本申请实施例中，选用正六边形的结构。
此外，需要说明的是，本申请实施例中的肖特基二极管200不仅可以包括第一区域231、第二区域232，还可以包括多种宽度的区域作为半导体区域，下面以3种和4种宽度的肖特基二极管进行阐述。
图5为本申请实施例提供的另一种肖特基二极管的结构示意图，图6为图5所示的肖特基二极管沿FF'的截面图，图7为图5所示的肖特基二极管沿GG'的截面图。如图5-7所示，肖特基二极管200除了若干第一区域231和多个第二区域232，还包括多个第三区域233。并且，第三区域233的宽度小于第一区域231的宽度且大于第二区域232的宽度。
在该肖特基二极管200中，除了在以各第一区域231为中心均匀围绕有预设数量的第二区域232外，还有以各第一区域231为中心均匀围绕有预设数量的第三区域233。并且，第三区域233与第一区域231的距离大于第二区域232与第一区域231的距离，即如图5所示，各第一区域231为中心从内到外以此围绕有预设数量的第二区域232、第三区域233。并且，在该肖特基二极管200中，以各第三区域233为中心均匀围绕有预设数量的第二区域232。
图8为本申请实施例提供的另一种肖特基二极管的结构示意图，图9为图8所示的肖特基二极管沿HH'的截面图，图10为图8所示的肖特基二极管沿I I'的截面图。如图8-9所示，肖特基二极管200除了包括若干第一区域231、多个第二区域232、多个第三区域233外，还包括多个第四区域234。并且，第一区域231的宽度>第四区域234的宽度>第三区域233的宽度>大于第二区域232的宽度。
在该肖特基二极管200中，如图8所示，以各第一区域231为中心从内到外均匀围绕有预设数量的第二区域232、第三区域232以及第四区域234。以各第四区域234为中心从内到外均匀围绕有预设数量的第二区域232、第三区域233。以第三区域233为中心均匀围绕有预设数量的第二区域232。
需要说明的是，从第一区域231、第二区域232，到第三区域233，到第四区域234，可以再到更多宽度的半导体区域230，最大宽度的第一区域231的宽度逐渐增加，该第一区域231与外延层220形成的PN结的开启电压逐渐降低。因此，从肖特基二极管200总的效果来看，不同宽度的半导体区域的种类数量越大，意味着最大宽度的第一区域的宽度越宽，肖特基二极管的PN结开启电压越低，抗浪涌电流能力越强。
另外，每个宽度的半导体区域230的宽度的步长/差值可以缩小，PN结逐级被开启的电压差也会被缩小，浪涌电流的分布一开始在最大宽度的半导体区域聚集，随着电流的增加，第二大的半导体区域也被开启，电流由大宽度的半导体区域部分转移至第二大的半导体区域，以此类推，部分电流再逐渐向第三大的半导体区域和第四大的半导体区域转移。例如，对于2种宽度的半导体区域设计，第一区域231形成的PN结对应的开启电压值可能是4V、第二区域232形成的PN结对应的开启电压值可能是10V。对于3种宽度的半导体区域设计，第一区域231形成的PN结对应的开启电压值可能是4V，第三区域233形成的PN结对应的开启电压值可能是7V、第二区域232形成的PN结对应的开启电压值可能是10V。对于4种宽度的半导体区域的设计，第一区域231形成的PN结对应的开启电压值可能是4V，第四区域234形成的PN结对应的开启电压值可能是6V、第三区域233形成的PN结对应的开启电压值可能是8V、第二区域232形成的PN结对应的开启电压值可能是10V。一般浪涌冲击电流测试条件是给肖特基二极管200施加半正弦波脉冲式的电流波形，脉冲宽度为10ms，在0-5ms前半个周期，电流从零逐渐增加到最大值，在5-10ms后半个周期，电流再从最大值下降到零。在这个浪涌冲击测试过程中，随着浪涌电流的逐渐增加(0-5ms内)，不同宽度的半导体区域230逐级开启，不同宽度的半导体区域230的数量越多，逐渐开启的节点越多，在肖特基二极管200中电流的分布不管是在时间尺度还是在空间尺度上都可以变得更加均匀，从而有效的降低因局部过热而造成的肖特基二极管的损坏，提高其稳定性。上述每个宽度的半导体区域的宽度的步长/差值可以是根据实验确定的。
本申请实施例中，所有的半导体区域均可以与第一电极形成相应的欧姆接触区域，并且所形成的欧姆接触区域均为正多边型，正多边形的边数大于或等于4。优选地，上述正多边形为正六边形。
本申请实施例还提供了一种肖特基二极管的制造方法，该方法包括以下步骤：
形成一个具有第一导电类型的衬底；
在所述衬底的表面形成具有第一导电类型的外延层；
在外延层背离所述衬底一侧的表面上形成具有第二导电类型的半导体区域，第一导电类型与第二导电类型不同；第二导电类型的半导体区域包括：若干第一区域，以及以各第一区域为中心均匀围绕的预设数量的第二区域；其中，第一区域的宽度大于第二区域的宽度，第一区域的深度与第二区域的深度相同；第一区域和所述第二区域分别与外延层形成所述肖特基二极管的PN结；
在外延层背离衬底一侧的表面上沉积金属；低温退火，在外延层的表面形成肖特基接触；
在衬底背离外延层一侧的表面上沉积金属；对衬底背部的金属进行退火，在金属与衬底表面之间形成欧姆接触层。
其中，在外延层背离所述衬底一侧的表面上形成具有第二导电类型的半导体区域，具体包括以下步骤：
在外延层背离衬底一侧形成有沉积掩膜层，光刻并刻蚀该沉积掩膜层形成沉积掩膜层开窗口的区域；
在外延层表面进行离子注入，从而在外延层的沉积掩膜层开窗口的区域实现第二导电类型的杂质掺杂；
在保留沉积掩膜层开窗口区域的外延层表明沉积金属，对金属进行退火，在金属与外延层表面上的直接接触的界面形成欧姆接触；
湿法腐蚀去掉沉积掩膜层和其上的多余金属。
需要说明的是，在本申请实施例中的外延层220、衬底210、具有第二导电类型的半导体区域230均可由碳化硅材料制成。
在本申请实施例提供的一种肖特基二极管及其制造方法中，通过设置不同宽度的具有第二导电类型的半导体区域(较宽的第一区域、较窄的第二区域)，在浪涌电流冲击情况下，较宽的第一区域形成的PN结先开启，起到承担初始浪涌电流的作用，随后较窄的第二区域逐渐被开启，也能逐渐承担浪涌电流的导通，而这样的设计相比于全部采用均匀的较宽的半导体区域设计，能够减少半导体区域占用肖特基二极管总面积的比例，即减少对肖特基结有效导通面积的牺牲(半导体区域的面积与肖特基结面积之和为肖特基二极管总面积，肖特基二极管的总面积是保持不变的，半导体区域的面积越小，肖特基结面积越大，正常电流导通压降就可以尽量减小)，从而在尽量保持或不影响(肖特基有效面积)正常电流导通模式下肖特基二极管的导通性能，增强器件的抗浪涌电流能力。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
以上所述仅为本说明书的一个或多个实施例而已，并不用于限制本说明书。对于本领域技术人员来说，本说明书的一个或多个实施例可以有各种更改和变化。凡在本说明书的一个或多个实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书的权利要求范围之内。
Claims (9)
1.一种肖特基二极管，其特征在于，所述肖特基二极管包括：
具有第一导电类型的外延层；
在所述外延层上具有多个第二导电类型的半导体区域，所述第一导电类型与所述第二导电类型不同；
所述多个第二导电类型的半导体区域包括：若干第一区域、以及以各第一区域为中心均匀围绕所述第一区域的预设数量的第二区域；
其中，所述第一区域的宽度大于所述第二区域的宽度，所述第一区域的深度与所述第二区域的深度相同，所述第一区域、所述第二区域分别形成欧姆接触区域的形状相同；
所述第一区域和所述第二区域分别与所述外延层形成所述肖特基二极管的PN结。
2.根据权利要求1所述的肖特基二极管，其特征在于，所述多个第二导电类型的半导体区域还包括多个第三区域，所述第三区域的宽度小于第一区域且大于所述第二区域的宽度；
在所述肖特基二极管中，以各第一区域为中心均匀围绕有预设数量的第三区域，且所述第三区域与所述第一区域的距离大于所述第二区域与所述第一区域的距离；以及
以各第三区域为中心均匀围绕有预设数量的第二区域。
3.根据权利要求1所述的肖特基二极管，其特征在于，所述第一区域形成欧姆接触的区域为正多边形，所述第二区域形成欧姆接触的区域为正多边形，且所述第一区域形成的欧姆接触区域的正多边形的边数大于等于4。
4.根据权利要求1所述的肖特基二极管，其特征在于，所述第一区域基于第一电流开启，所述第二区域基于第二电流开启，所述第二电流大于所述第一电流。
5.根据权利要求3所述的肖特基二极管，其特征在于，所述第一区域形成欧姆接触的区域为正六边形，所述第二区域形成的欧姆接触区域为正六边形，且所述第一区域形成欧姆接触的区域的正六边形边长，大于所述第二区域形成的欧姆接触区域的正六边形边长。
6.根据权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括：
具有第一导电类型的衬底，所述衬底形成于所述外延层背离所述多个第二导电类型的半导体区域一侧的表面；
所述衬底的掺杂浓度高于所述外延层的掺杂浓度。
7.根据权利要求6所述肖特基二极管，其特征在于，所述肖特基二极管还包括：
第一电极，所述第一电极设置于所述外延层形成所述多个第二导电类型的半导体区域的表面，且所述第一电极接触所述第一区域、第二区域；
第二电极，所述第二电极设置于所述外延层形成所述多个第二导电类型的半导体区域的表面，所述第二电极覆盖所述外延层。
8.根据权利要求1所述的肖特基二极管，其特征在于，所述第一导电类型为N型，所述第二导电P型。
9.一种肖特基二极管的制造方法，其特征在于，所述方法包括：
形成具有第一导电类型的外延层；
在所述外延层上形成具有第二导电类型的半导体区域，所述第一导电类型与所述第二导电类型不同；
所述第二导电类型的半导体区域包括：若干第一区域，以及以各第一区域为中心均匀围绕的预设数量的第二区域；
其中，所述第一区域的宽度大于所述第二区域的宽度，所述第一区域的深度与所述第二区域的深度相同，所述第一区域、所述第二区域分别形成欧姆接触区域的形状相同；
所述第一区域和所述第二区域分别与所述外延层形成所述肖特基二极管的PN结。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640782A (zh) * | 2020-04-20 | 2020-09-08 | 北京天岳京成电子科技有限公司 | 多种元胞设计的复合PiN肖特基二极管 |
| CN111640784A (zh) * | 2020-04-20 | 2020-09-08 | 北京天岳京成电子科技有限公司 | 带有等离子体扩散层的复合PiN肖特基二极管 |
| WO2022002111A1 (en) * | 2020-07-01 | 2022-01-06 | Xiamen Sanan Integrated Circuit Co., Ltd. | Silicon carbide power diode device and fabrication method thereof |
| US11437525B2 (en) | 2020-07-01 | 2022-09-06 | Hunan Sanan Semiconductor Co., Ltd. | Silicon carbide power diode device and fabrication method thereof |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040173801A1 (en) * | 2002-12-18 | 2004-09-09 | Infineon Technologies Ag | Schottky diode having overcurrent protection and low reverse current |
| US20070228505A1 (en) * | 2006-04-04 | 2007-10-04 | Mazzola Michael S | Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making |
| US20080029838A1 (en) * | 2006-08-01 | 2008-02-07 | Cree, Inc. | Semiconductor devices including Schottky diodes with controlled breakdown and methods of fabricating same |
| CN101221989A (zh) * | 2007-01-11 | 2008-07-16 | 株式会社东芝 | SiC肖特基势垒半导体器件 |
| US20080277668A1 (en) * | 2007-05-10 | 2008-11-13 | Denso Corporation | SIS semiconductor having junction barrier schottky device |
| US20090289262A1 (en) * | 2008-05-21 | 2009-11-26 | Cree, Inc. | Junction barrier schottky diodes with current surge capability |
| US20130062620A1 (en) * | 2011-09-11 | 2013-03-14 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US20130313564A1 (en) * | 2009-07-30 | 2013-11-28 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and method for manufacturing same |
| CN103443907A (zh) * | 2011-03-18 | 2013-12-11 | 克里公司 | 包括具有重叠掺杂区的肖特基二极管的半导体器件及其制造方法 |
| JP2013251406A (ja) * | 2012-05-31 | 2013-12-12 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN103887169A (zh) * | 2013-11-29 | 2014-06-25 | 杭州恩能科技有限公司 | 一种具有提高抗浪涌电流能力的半导体装置的制备方法 |
| WO2015008385A1 (ja) * | 2013-07-19 | 2015-01-22 | 株式会社日立パワーデバイス | パワーモジュール |
| WO2017005684A1 (en) * | 2015-07-03 | 2017-01-12 | Abb Schweiz Ag | Junction barrier schottky diode with enhanced surge current capability |
| US20180358477A1 (en) * | 2017-06-09 | 2018-12-13 | AZ Power, Inc | Trench type junction barrier schottky diode and manufacturing method thereof |
| CN109065637A (zh) * | 2018-07-13 | 2018-12-21 | 张家港意发功率半导体有限公司 | 一种沟槽肖特基势垒二极管及其制造方法 |
-
2019
- 2019-08-01 CN CN201910708669.9A patent/CN110571282B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040173801A1 (en) * | 2002-12-18 | 2004-09-09 | Infineon Technologies Ag | Schottky diode having overcurrent protection and low reverse current |
| US20070228505A1 (en) * | 2006-04-04 | 2007-10-04 | Mazzola Michael S | Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making |
| US20080029838A1 (en) * | 2006-08-01 | 2008-02-07 | Cree, Inc. | Semiconductor devices including Schottky diodes with controlled breakdown and methods of fabricating same |
| CN101221989A (zh) * | 2007-01-11 | 2008-07-16 | 株式会社东芝 | SiC肖特基势垒半导体器件 |
| US20080277668A1 (en) * | 2007-05-10 | 2008-11-13 | Denso Corporation | SIS semiconductor having junction barrier schottky device |
| US20090289262A1 (en) * | 2008-05-21 | 2009-11-26 | Cree, Inc. | Junction barrier schottky diodes with current surge capability |
| US20130313564A1 (en) * | 2009-07-30 | 2013-11-28 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and method for manufacturing same |
| CN103443907A (zh) * | 2011-03-18 | 2013-12-11 | 克里公司 | 包括具有重叠掺杂区的肖特基二极管的半导体器件及其制造方法 |
| US20130062620A1 (en) * | 2011-09-11 | 2013-03-14 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| JP2013251406A (ja) * | 2012-05-31 | 2013-12-12 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| WO2015008385A1 (ja) * | 2013-07-19 | 2015-01-22 | 株式会社日立パワーデバイス | パワーモジュール |
| CN103887169A (zh) * | 2013-11-29 | 2014-06-25 | 杭州恩能科技有限公司 | 一种具有提高抗浪涌电流能力的半导体装置的制备方法 |
| WO2017005684A1 (en) * | 2015-07-03 | 2017-01-12 | Abb Schweiz Ag | Junction barrier schottky diode with enhanced surge current capability |
| US20180358477A1 (en) * | 2017-06-09 | 2018-12-13 | AZ Power, Inc | Trench type junction barrier schottky diode and manufacturing method thereof |
| CN109065637A (zh) * | 2018-07-13 | 2018-12-21 | 张家港意发功率半导体有限公司 | 一种沟槽肖特基势垒二极管及其制造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640782A (zh) * | 2020-04-20 | 2020-09-08 | 北京天岳京成电子科技有限公司 | 多种元胞设计的复合PiN肖特基二极管 |
| CN111640784A (zh) * | 2020-04-20 | 2020-09-08 | 北京天岳京成电子科技有限公司 | 带有等离子体扩散层的复合PiN肖特基二极管 |
| CN111640782B (zh) * | 2020-04-20 | 2022-07-12 | 元山(济南)电子科技有限公司 | 多种元胞设计的复合PiN肖特基二极管 |
| CN111640784B (zh) * | 2020-04-20 | 2022-11-11 | 元山(济南)电子科技有限公司 | 带有等离子体扩散层的复合PiN肖特基二极管 |
| WO2022002111A1 (en) * | 2020-07-01 | 2022-01-06 | Xiamen Sanan Integrated Circuit Co., Ltd. | Silicon carbide power diode device and fabrication method thereof |
| US11437525B2 (en) | 2020-07-01 | 2022-09-06 | Hunan Sanan Semiconductor Co., Ltd. | Silicon carbide power diode device and fabrication method thereof |
| US11967651B2 (en) | 2020-07-01 | 2024-04-23 | Xiamen Sanan Integrated Circuit Co., Ltd. | Silicon carbide power diode device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
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