CN1105398C - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN1105398C
CN1105398C CN98800326A CN98800326A CN1105398C CN 1105398 C CN1105398 C CN 1105398C CN 98800326 A CN98800326 A CN 98800326A CN 98800326 A CN98800326 A CN 98800326A CN 1105398 C CN1105398 C CN 1105398C
Authority
CN
China
Prior art keywords
mentioned
junction surface
electrode
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98800326A
Other languages
English (en)
Other versions
CN1220775A (zh
Inventor
桥元伸晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1220775A publication Critical patent/CN1220775A/zh
Application granted granted Critical
Publication of CN1105398C publication Critical patent/CN1105398C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明是利用普通的统调键合方式的键合器使成品率提高来制造CSP型的半导体装置的方法，包括：形成虚拟膜载带(20)的工序；配置虚拟膜载带(20)和半导体芯片(12)使虚拟接合部(26a)与电极(13)朝向彼此相对的方向的工序；从孔(22)进行观察，进行虚拟接合部(26a)与电极(13)的位置重合的工序；以及除去虚拟膜载带(20)，在同一位置上配置膜载带(30)的工序。

Description

半导体装置的制造方法
技术领域
本发明步及CSP(芯片比例/尺寸封装)型的半导体装置的制造方法和膜载带。
背景技术
如果追求半导体装置的高密度安装，则裸芯片安装是理想的。但是，裸芯片安装中难以保证质量，操作方面也较困难。因此，开发了CSP(芯片比例/尺寸封装)。关于CSP还没有正式的定义，但一般理解为封装的尺寸与IC芯片的尺寸相同、或比IC芯片的尺寸稍大的IC封装。为了推进高密度安装，CSP技术的开发是重要的。作为公开了涉及CSP的现有例的发行物，有国际公开WO95/08856号公报。按照该公报，采用了下述的方式：在引线框支撑体(专用夹具)上装载引线框，在用特殊的工具逐个地切断(每一条)引线的同时，将被切断的引线向下侧折弯，连接到IC芯片的键合焊区上。在该方法中，需要特殊的夹具和机械设备，此外，在一边切断引线一边键合到IC芯片上时，存在由于容易产生引线弯曲因此成品率恶化的问题。
因此，提出了下述技术：在绝缘膜上形成布线图形，使该布线图形与半导体芯片的有源面相对，将布线图形的一部分与半导体芯片的电极直接键合在一起。按照该技术，虽然解决了上述问题，但由于布线图形与电极相对，故不能一边从上方观察一边进行位置重合。而且，为了进行位置重合，必须有能够通过光学系统观察相对的布线图形与电极的倒装芯片键合用的装置，产生不能使用普通的统调键合(gangbonding)方式的键合器(bonder)的问题。
发明内容
本发明是鉴于下述情况来进行的：因为采取与现有的基板结构不同的结构(没有器件孔的结构)，故在进行位置识别时只利用现有的来自一个方向的识别装置就不能适应。而且，其目的在于，提供利用来自一个方向(来自绝缘膜一侧)的识别装置能进行位置重合(换言之，在制造装置一侧不采用复杂的结构，而是利用现有的来自一个方向的识别装置)的半导体装置的制造方法和在该方法中使用的膜载带。
与本发明有关的半导体装置的制造方法包括：准备虚拟膜的工序，该虚拟膜具有虚拟图形和光透过部，该虚拟图形具有与在绝缘膜上形成的布线图形中与半导体芯片的电极相接合的接合部相同的虚拟接合部，并形成与上述布线图形相同的形状，该光透过部在与上述虚拟接合部对应的区域中形成；配置上述虚拟膜和上述半导体芯片，使上述虚拟接合部与上述电极朝向彼此相对的方向的工序；从上述光透过部观察，进行上述虚拟接合部与上述电极的位置重合的工序；除去上述虚拟膜，在同一位置上配置上述绝缘膜的工序；以及将上述接合部与电极接合起来的工序。
按照本发明，首先，使用虚拟膜，对半导体芯片的电极与虚拟图形的虚拟接合部进行位置重合。由于在该虚拟膜上的与虚拟接合部对应的位置上形成了光透过部，故可一边从该光透过部进行观察，一边简单地进行虚拟接合部与电极的位置重合。这样来配置虚拟膜和半导体芯片，以使虚拟接合部与电极相对应。其次，除去虚拟膜，在同一位置上配置绝缘膜。由于绝缘膜具有与虚拟图形相同的布线图形和与虚拟接合部相同的接合部，故如果在与虚拟膜相同的位置上进行配置，则就配置在接合部与电极相对应的位置上。然后，将接合部与电极接合起来，如果需要的话可通过进行其后的工序来制造半导体装置。
按照本发明，只通过与虚拟膜进行交换就可进行绝缘膜的位置重合。因而，即使不能看到接合部，也能准确地进行与电极的接合。
再有，在本发明中，所谓准备虚拟膜的工序，指的是得到虚拟膜并完成位置重合那样地来进行准备的情况，但也可包含在此之前形成虚拟膜的工序本身。
在本发明中，所述光透过部也可以是孔。由于光透过部是孔，故也可不限制绝缘膜的材料。例如，即使基体材料是光透过性差的材料，也可利用。
此外，上述虚拟膜也可以由整体具有光透过性的材料构成。在这种情况下，通过虚拟膜本身透过光来形成光透过部。
与本发明有关的半导体装置的制造方法包括：在绝缘膜上形成具有与半导体元件的电极相接合的接合部的布线图形和定位标记的工序；存储上述定位标记与上述接合部的相对位置的工序；这样来配置上述绝缘膜和上述半导体元件，使上述接合部与上述电极朝向彼此相对的方向的工序；检测出上述定位标记的位置并算出上述接合部的位置的工序；根据被算出的上述接合部的位置信息，进行上述接合部与上述电极的位置重合的工序；以及将上述接合部与电极接合起来的工序。
按照本发明，由于存储了在绝缘膜上形成的定位标记与接合到半导体元件的电极用的接合部的相对位置，故如果检测出定位标记，则也可算出接合部的位置。而且，根据被算出的接合部的位置信息，进行接合部与电极的位置重合，将两者接合起来。
与本发明有关的半导体装置的制造方法包括在上述绝缘膜上形成定位标记的工序和存储上述定位标记与上述接合部的相对位置的工序，在除去上述虚拟膜并在同一位置上配置上述绝缘膜的工序之后，检测出上述定位标记的位置，算出上述接合部的位置，根据被算出的上述接合部的位置信息，进行上述接合部与上述电极的位置重合，之后将上述接合部与电极接合起来。
总之，本发明是在使用虚拟膜进行了绝缘膜的位置重合后，利用位置标记进行绝缘膜的微调整的方法。按照该方法可进一步提高位置精度。
上述定位标记是在与上述布线图形相同的面上形成的金属箔中利用刻蚀形成的小孔，也可作成该小孔能通过在上述绝缘膜中形成的孔从与形成上述布线图形的面的相反的一侧进行识别的结构。
在此，由于作为定位标记的小孔是对与布线图形相同的面上形成的金属箔进行刻蚀而形成的，故可与布线图形同时地形成。而且，由于利用刻蚀来形成，故小孔的位置精度较高。
在与上述布线图形相同的面上至少以一条线状形成上述定位标记，而且，也可作成能通过在上述绝缘膜中形成的孔从与形成上述布线图形的面的相反的一侧进行识别的结构。
在这种情况下，最好在互相垂直的方向上形成多个上述定位标记。
通过在互相垂直的方向上形成多个上述定位标记，各个定位标记与平面坐标中的X轴或Y轴正交，坐标的确定变得容易。
在与本发明有关的膜载带中设有具有与半导体元件的电极相接合的接合部的布线图形和定位标记，上述定位标记是在与上述布线图形相同的面上形成的金属箔中利用刻蚀形成的小孔，该小孔成为能通过孔从与形成上述布线图形的面的相反的一侧进行识别的结构。
使用该膜载带，可通过上述方法来制造半导体装置。
在与上述布线图形相同的面上至少以一条线状形成上述定位标记，而且，也可作成能通过孔从与形成上述布线图形的面的相反的一侧进行识别的结构。
再者，也可在互相垂直的方向上形成多个上述定位标记。
附图说明
图1A～图1C是说明与第1实施形态有关的半导体装置的制造方法的图，图2是示出膜载带的图，图3A和图3B是说明与第2实施形态有关的半导体装置的制造方法的图，图4A和图4B是说明与第3实施形态有关的半导体装置的制造方法的图。
具体实施方式
以下参照附图说明本发明的优选实施形态。
(第1实施形态)
图1A～图1C是说明与第1实施形态有关的半导体装置的制造方法的图。如图1C中所示，所完成的半导体装置10包含半导体芯片12和膜片14。在膜片14的一个面上形成了布线图形16。在布线图形16上形成了凸状的接合部16a，通过各向异性导电膜18，将接合部16a与半导体芯片12的电极13接合起来。再有，接合部16a的形状也可以不是凸状而是平坦的。此外，在布线图形16上形成了外部端子17。
在本实施形态中，使用普通的统调键合方式的键合器，如下述那样来制造半导体装置10。
首先，如图1A中所示，使电极13朝上那样地配置半导体芯片12，在其上方配置虚拟膜载带20。由用于构成半导体装置10的膜片14的膜载带30(参照图1B)来形成虚拟膜载带20。
在此，膜载带30是在众所周知的TAB(带自动键合)技术中使用的，是绝缘性的带。图2是示出膜载带30的图。如该图中所示，在膜载带30中形成齿孔32，连续地形成了多个布线图形16。再有，该图示出了从布线图形16一侧观察的状态。
然后，进一步对图2中示出的膜载带30进行加工来形成虚拟膜载带20。详细地说，虚拟膜载带20在一个面上具有虚拟图形26，虚拟图形26具有凸状的虚拟接合部26a。此外，在虚拟膜载带20中的与虚拟接合部26a对应的区域中形成了孔22以便透过光。通过形成该孔22，可从与虚拟图形26的形成面相反的一侧来观察虚拟接合部26a。再有，虽然在虚拟膜载带20中也形成了孔24，但该孔24不过是在膜载带30中形成的孔34的残留，是不使用的，故也可以没有。
详细地说，这样来配置虚拟膜载带20，使虚拟图形26与电极13朝向彼此相对的方向，一边从孔22进行观察，一边进行位置重合，以便将虚拟接合部26a配置在电极13的正上方。
在此，一边利用设置在上方的摄像机100进行观察，一边进行虚拟接合部26a与电极13的位置重合。在普通的键合器中备有这样的的摄像机100。
这样，如果将虚拟膜载带20配置在适当的位置上，则在将其取下后，将实际上使用的膜载带30配置在与虚拟膜载带20完全相同的位置上。
在膜载带30的一个面上形成布线图形16，在布线图形16上形成了凸状的接合部16a。接合部16a是为了与半导体芯片12的电极13的接合而使用的。此外，在膜载带30中与布线图形16的一部分相对应，形成了孔34。该孔34是为了形成图1C中示出的外部端子17而使用的。
再者，在膜载带30上粘贴各向异性导电膜18。各向异性导电膜18是使树脂中的金属微粒子分散并形成为片状的膜。
由于将膜载带30配置在与虚拟膜载带20完全相同的位置上，故即使不再次进行位置重合，接合部16a也位于电极13的正上方。
其次，如图1B中所示，利用键合工具200在半导体芯片12的方向上挤压膜载带30。
再有，如图1A中所示，较为理想的是，在最初对于作为1个单元的半导体装置进行一次位置重合，根据需要也对于第2个以后的半导体装置进行定位，之后连续地进行图1B中示出的工序。
这样，在图1B中示出的工序中，在电极13和接合部16a之间挤压各向异性导电膜18，也挤压金属微粒子，使两者间电导通。此外，如果使用各向异性导电膜18，则只在挤压金属微粒子的方向上电导通，在此以外的方向上不导通。因而，即使在多个接合部16a的一个面上粘贴各向异性导电膜18，相邻的接合部16a之间也不电导通。
这样，如果将接合部16a与电极13接合起来，则如图1C中所示，通过孔34在布线图形16上以球状设置焊锡，形成外部端子17。然后，沿半导体芯片12的外形冲切膜载带30，得到具备膜片14的半导体装置10。因为膜载带30是绝缘性的，故膜片14也具有绝缘性。
这样，按照本实施形态，可使用普通的键合器将朝向对面的方向的接合部16a和电极13简单地接合起来。
再有，在本实施形态中，对膜载带30进行进一步加工来形成虚拟膜载带20，但也可个别地制造虚拟膜载带。此时，可设置透明部作为用于观察接合部的光透过部，以代替孔，也可将虚拟膜载带本身作成透明的，使其整体地透过光。此外，也可从最初开始使用上述膜片14和与该膜片14大小相同并起到与上述虚拟膜载带20相同的功能的虚拟膜片，来代替膜载带30和虚拟膜载带20。
再有，也可在上述实施形态中应用除B-TAB型以外的众所周知的任一种技术，来作为接合部与电极的接合方法。
(第2实施形态)
图3A和图3B是说明与第2实施形态有关的半导体装置的制造方法的图。按照本实施形态，与图1C中示出的半导体装置10相同地来制造包含半导体芯片42和膜片44的半导体装置。膜片44是对形成了布线图形46的膜载带50与布线图形46一起进行冲切来形成的。在布线图形46上形成了凸状的接合部46a，通过各向异性导电膜48，将接合部46a与半导体芯片42的电极43接合起来。再有，在布线图形46上，在其后的工序中形成与图1C中示出的外部端子17相同的外部端子。因此，在膜片44中形成了孔47。
在本实施形态中，在膜载带50中露出作为定位标记的小孔52a。详细地说，在与膜载带50中的布线图形46相同的面上形成的金属箔52中，对该金属箔52进行干法刻蚀，形成小孔52a。图3B是小孔52a的平面图。然后，在膜载带50中形成了孔54，以使小孔52a位于内侧。这样，也可从与布线图形46的形成面相反的一侧看到小孔52a。
然后，在本实施形态中，如下述那样将布线图形46的接合部46a与半导体芯片42的电极43连接起来。
首先，预先使小孔52a与接合部46a的相对位置关系存储在存储装置中。在此，由于小孔52a用干法刻蚀来形成，故可在准确的位置上形成。因而，由于在按照设计的位置上形成小孔52a，故与接合部46a的设计上的相对位置关系原封不动地成为实际的相对位置关系。
然后，使半导体芯片42的电极43向上，在该电极43的上方配置膜载带50，使布线图形46向下。其次，摄像机100对小孔52a的位置进行拍摄，检测出该位置。然后，由被检测出的小孔52a的位置信息算出接合部46a的位置。具体地说，根据预先存储的小孔52a与接合部46a的相对位置关系由小孔52a的位置信息算出接合部46a的位置。
然后，使膜载带50和半导体芯片42相对地移动，以便使接合部46a位于电极43的正上方。
这样，进行接合部46a与电极43的位置重合，利用键合工具200将两者接合起来。
如以上所说明的那样，按照本实施形态，可使用普通的键合器将接合部46a和电极43接合起来。再有，在本实施形态中，最好至少形成2个作为定位标记的小孔52a。通过这样做，可准确地把握小孔52a与接合部46a的二维的相对位置关系。
再有，也可在上述实施形态中应用除B-TAB型以外的众所周知的任一种技术，来作为接合部与电极的接合方法。
(第3实施形态)
图4A和图4B是说明与第3实施形态有关的半导体装置的制造方法的图。按照本实施形态，与图1C中示出的半导体装置10相同地来制造包含半导体芯片62和膜片64的半导体装置。膜片64是对形成了布线图形66的膜载带70与布线图形66一起进行冲切来形成的。在布线图形66上形成了凸状的接合部66a，通过各向异性导电膜68，将接合部66a与半导体芯片62的电极63接合起来。再有，在布线图形66上，在其后的工序中形成与图1C中示出的外部端子17相同的外部端子。因此，在膜片64中形成了孔67。
在本实施形态中，在膜载带70中形成了定位图形72a、72b。详细地说，对于与膜载带70中的布线图形76相同的面上形成的金属箔72，通常与布线图形72a同时地进行刻蚀，形成定位图形72a、72b。图4B是定位图形72a、72b的平面图。如该图中所示，定位图形72a、72b在与布线图形相同的面上至少形成一条线状，在相互正交的方向上形成多个定位图形72a、72b，分别构成一条线状。然后，在膜载带70中形成了孔74，以使定位图形72a、72b的前端部位于内侧。这样，也可从与布线图形66的形成面相反的一侧看到定位图形72a、72b。
此外，在相互正交的方向上设有定位图形72a和定位图形72b。因而，如果这样来配置膜载带70，使得定位图形72a、72b的每一个与平面坐标中的X轴或Y轴的每一个正交，则只通过至少在1个部位上设置的定位图形72a、72b，就可确定平面坐标。
然后，在本实施形态中，也与上述第2实施形态相同，用摄像机100对定位图形72a、72b的位置进行拍摄，检测出该位置。然后，根据被检测出的信息以及预先存储的接合部66a与电极63的相对位置关系，进行接合部66a与电极63的位置重合，利用键合工具200将两者接合起来。
根据本实施形态，也可使用普通的键合器将接合部66a和电极63接合起来。
再有，上述实施形态是将本发明应用于半导体装置的例子，但只要是与半导体装置相同的需要多个外部端子的表面安装用的电子部件，不管是有源部件还是无源部件，都可应用本发明。作为电子部件，有电阻器、电容器、线圈、振荡器、滤波器、温度传感器、热敏电阻、变阻器、电位器或熔断器等。
再有，也可在上述实施形态中应用除B-TAB型以外的众所周知的任一种技术，来作为接合部与电极的接合方法。

Claims (8)

1.一种半导体装置的制造方法，其特征在于，包括：
准备虚拟膜的工序，该虚拟膜具有虚拟图形和光透过部，该虚拟图形具有与在绝缘膜上形成的布线图形中的与半导体芯片的电极相接合的接合部相同的虚拟接合部，并形成与上述布线图形相同的形状，该光透过部在与上述虚拟接合部对应的区域中形成；
配置上述虚拟膜和上述半导体芯片，使上述虚拟接合部与上述电极朝向彼此相对的方向的工序；
从上述光透过部观察，进行上述虚拟接合部与上述电极的位置重合的工序；
除去上述虚拟膜，在同一位置上配置上述绝缘膜的工序；以及
将上述接合部与电极接合起来的工序。
2.如权利要求1中所述的半导体装置的制造方法，其特征在于：
所述光透过部是孔。
3.如权利要求1中所述的半导体装置的制造方法，其特征在于：
上述虚拟膜由整体具有光透过性的材料构成。
4.一种半导体装置的制造方法，其特征在于，包括：
在绝缘膜上形成具有与半导体芯片的电极相接合的接合部的布线图形和定位标记的工序；
存储上述定位标记与上述接合部的相对位置的工序；
这样来配置上述绝缘膜和上述半导体芯片，使上述接合部与上述电极朝向彼此相对的方向的工序；
检测出上述定位标记的位置并算出上述接合部的位置的工序；
根据被算出的上述接合部的位置信息，进行上述接合部与上述电极的位置重合的工序；以及
将上述接合部与电极接合起来的工序。
5.如权利要求1至权利要求3的任一项中所述的半导体装置的制造方法，其特征在于：
包括在上述绝缘膜上形成定位标记的工序和存储上述定位标记与上述接合部的相对位置的工序，
在除去上述虚拟膜并在同一位置上配置上述绝缘膜的工序之后，检测出上述定位标记的位置，算出上述接合部的位置，根据被算出的上述接合部的位置信息，进行上述接合部与上述电极的位置重合，之后将上述接合部与电极接合起来。
6.如权利要求4中所述的半导体装置的制造方法，其特征在于：
上述定位标记是在与上述布线图形相同的面上形成的金属箔中利用刻蚀形成的小孔，该小孔能通过在上述绝缘膜中形成的孔从与形成上述布线图形的面的相反的一侧进行识别。
7.如权利要求4中所述的半导体装置的制造方法，其特征在于：
在与上述布线图形相同的面上至少以一条线状形成上述定位标记，而且，能通过在上述绝缘膜中形成的孔从与形成上述布线图形的面的相反的一侧进行识别。
8.如权利要求7中所述的半导体装置的制造方法，其特征在于：
在互相垂直的方向上形成多个上述定位标记。
CN98800326A 1997-03-21 1998-03-18 半导体装置的制造方法 Expired - Fee Related CN1105398C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP08744497A JP3801300B2 (ja) 1997-03-21 1997-03-21 半導体装置の製造方法
JP87444/97 1997-03-21
JP87444/1997 1997-03-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN02132188A Division CN1419283A (zh) 1997-03-21 2002-08-27 膜载带

Publications (2)

Publication Number Publication Date
CN1220775A CN1220775A (zh) 1999-06-23
CN1105398C true CN1105398C (zh) 2003-04-09

Family

ID=13915042

Family Applications (2)

Application Number Title Priority Date Filing Date
CN98800326A Expired - Fee Related CN1105398C (zh) 1997-03-21 1998-03-18 半导体装置的制造方法
CN02132188A Pending CN1419283A (zh) 1997-03-21 2002-08-27 膜载带

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN02132188A Pending CN1419283A (zh) 1997-03-21 2002-08-27 膜载带

Country Status (7)

Country Link
US (1) US6096577A (zh)
JP (1) JP3801300B2 (zh)
KR (1) KR20000010954A (zh)
CN (2) CN1105398C (zh)
AU (1) AU6419098A (zh)
TW (1) TW385510B (zh)
WO (1) WO1998043290A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313072A (ja) * 1997-05-12 1998-11-24 Hitachi Cable Ltd 半導体素子搭載用基板および半導体装置
JP3501281B2 (ja) * 1999-11-15 2004-03-02 沖電気工業株式会社 半導体装置
EP1109214A1 (de) * 1999-12-16 2001-06-20 Infineon Technologies AG Anordnung und Verfahren zur Kontaktierung von Schaltkreisen
JP3830125B2 (ja) * 2000-03-14 2006-10-04 株式会社東芝 半導体装置の製造方法及び半導体装置
CN100416807C (zh) * 2004-10-20 2008-09-03 力晶半导体股份有限公司 半导体封装结构及其制造方法
JP2008108849A (ja) * 2006-10-24 2008-05-08 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252216B2 (zh) * 1982-02-17 1987-11-04 Matsushita Electric Ind Co Ltd
JPS6252205B2 (zh) * 1984-12-12 1987-11-04 Kitazawa Sangyo Kk

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4832255A (en) * 1988-07-25 1989-05-23 International Business Machines Corporation Precision solder transfer method and means
JPH06252216A (ja) * 1993-02-16 1994-09-09 Minnesota Mining & Mfg Co <3M> キャリアテープ
JP3269506B2 (ja) * 1993-02-25 2002-03-25 関西日本電気株式会社 半導体装置
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252216B2 (zh) * 1982-02-17 1987-11-04 Matsushita Electric Ind Co Ltd
JPS6252205B2 (zh) * 1984-12-12 1987-11-04 Kitazawa Sangyo Kk

Also Published As

Publication number Publication date
AU6419098A (en) 1998-10-20
JPH10270500A (ja) 1998-10-09
JP3801300B2 (ja) 2006-07-26
CN1220775A (zh) 1999-06-23
CN1419283A (zh) 2003-05-21
WO1998043290A1 (fr) 1998-10-01
US6096577A (en) 2000-08-01
KR20000010954A (ko) 2000-02-25
TW385510B (en) 2000-03-21

Similar Documents

Publication Publication Date Title
US7858445B2 (en) Wire bonded wafer level cavity package
US11804447B2 (en) Semiconductor device having conductive wire with increased attachment angle and method
US20160260761A1 (en) Semiconductor package and method for manufacturing the same
US7273765B2 (en) Solid-state imaging device and method for producing the same
CN1106036C (zh) 芯片型半导体装置的制造方法
WO1999035683A1 (en) Semiconductor device, manufacture thereof, and electronic device
US20080197438A1 (en) Sensor semiconductor device and manufacturing method thereof
CN1105398C (zh) 半导体装置的制造方法
TW201709452A (zh) 影像感測器封裝結構及其封裝方法
US20080203511A1 (en) Sensor-type semiconductor package and method for fabricating the same
JP2010506399A (ja) 電子デバイスおよびリードフレーム
US7432588B2 (en) Semiconductor device and method of fabricating the same
JP4591168B2 (ja) 立体構成電子回路ユニットとその製造方法
US6717244B1 (en) Semiconductor device having a primary chip with bumps in joined registration with bumps of a plurality of secondary chips
US11502042B2 (en) Processing of one or more carrier bodies and electronic components by multiple alignment
JP5549501B2 (ja) 半導体装置及びその製造方法
JP4430062B2 (ja) Ｉｃチップ実装パッケージの製造方法
CN101261942A (zh) 感测式半导体装置及其制法
KR20050039612A (ko) 고체 촬상 장치 및 그 제조 방법
US9117871B2 (en) Multi-axial acceleration sensor and method of manufacturing the same
JPH0687472B2 (ja) フィルムキャリアテープ
US6395982B2 (en) Leaded semiconductor device package for use in nonsoldering assembling
KR100379084B1 (ko) 반도체패키지제조방법
KR20110037401A (ko) 반도체 패키지 및 그를 포함하는 모바일 폰
JP4209762B2 (ja) 撮像装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1020390

Country of ref document: HK

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030409

Termination date: 20130318