CN110459600B - 功率半导体器件的外延结构及其制备方法 - Google Patents

功率半导体器件的外延结构及其制备方法 Download PDF

Info

Publication number
CN110459600B
CN110459600B CN201910542249.8A CN201910542249A CN110459600B CN 110459600 B CN110459600 B CN 110459600B CN 201910542249 A CN201910542249 A CN 201910542249A CN 110459600 B CN110459600 B CN 110459600B
Authority
CN
China
Prior art keywords
buffer layer
aln buffer
bonds
layer
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910542249.8A
Other languages
English (en)
Other versions
CN110459600A (zh
Inventor
王群
郭炳磊
葛永晖
吕蒙普
董彬忠
李鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HC Semitek Suzhou Co Ltd
Original Assignee
HC Semitek Suzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HC Semitek Suzhou Co Ltd filed Critical HC Semitek Suzhou Co Ltd
Priority to CN201910542249.8A priority Critical patent/CN110459600B/zh
Publication of CN110459600A publication Critical patent/CN110459600A/zh
Application granted granted Critical
Publication of CN110459600B publication Critical patent/CN110459600B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

本发明公开了一种功率半导体器件的外延结构及其制备方法，属于半导体技术领域。所述功率半导体器件的外延结构包括依次层叠的Si衬底、AlN缓冲层和GaN外延层，所述AlN缓冲层的第一表面上的悬浮键包括Al键、Ga键和N键中的一个或多个，所述第一表面为所述AlN缓冲层设置所述GaN外延层的表面。本发明通过改变AlN缓冲层设置GaN外延层的表面上的悬浮键，可以有效避免‑OH键和‑O键影响GaN晶体的生长，使得AlN缓冲层的各个区域上GaN晶体的生长速率基本一致，减少缺陷的形成，提高GaN外延层的晶体质量，实现高质量的GaN层，保证功率半导体器件的性能。

Description

功率半导体器件的外延结构及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种功率半导体器件的外延结构及其制备方法。
背景技术
功率半导体器件，又称电力电子器件(英文：Power Electronic Device)，是用于电力设备的电能变换和控制电路方面的大功率电子器件(电流为数十至数千安，电压为数百伏以上)。功率半导体器件包括绝缘栅双极性晶体管(英文：Insulated Gate BipolarTransistor，简称：IGBT)、金属氧化物半导体场效应晶体管(英文：Metal-Oxide-Semiconductor Field-Effect Transistor，简称：MOSFET)等器件，这些器件底部的外延结构相同。
随着以碳化硅(SiC)和氮化镓(GaN)为代表的宽禁带半导体材料(即第三代半导体材料)在设备、工艺及器件方面的迅速发展，第三代半导体材料以其更高的击穿电压、热导率、电子饱和迁移速率和抗辐射能力而具有巨大的应用潜力，正逐渐成为功率半导体器件的重要发展方向。现有功率半导体器件的外延结构主要包括依次层叠的硅(Si)片、氮化铝镓(AlGaN)层和GaN层。Si片用于为外延生长提供衬底；AlGaN层用于为外延生长提供成核中心，并缓解Si片和GaN层之间的晶格失配；GaN层用于设置电极，形成功率半导体器件。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
AlGaN层在有机金属化学气相沉积(英文：Metal-organic Chemical VaporDeposition，简称：MOCVD)设备内完成制备，制备的温度高、时间长、成本高。为了降低实现成本，研发人员尝试使用物理气相沉积(英文：Physical Vapor Deposition，简称：PVD)设备制备的AlN层设置在Si片上继续生长GaN层。与MOCVD设备制备AlGaN层的温度相比，PVD设备制备AlN层的温度低得多，可以有效降低外延结构的实现成本。但是低温制备的AlN层为高低不同的柱状晶体形成的多晶体，比表面积大，吸附能力强。加上外延采用的载气混有水蒸气和氧气，因此AlN层的表面会形成-OH悬浮键和-O悬浮键。-OH悬浮键和-O悬浮键会影响GaN晶体的生长，造成AlN层不同区域上GaN晶体的生长速率不一致，在GaN层内形成缺陷，降低GaN层的晶体质量，导致无法获得高质量的GaN层，严重影响功率半导体器件的性能。
发明内容
本发明实施例提供了一种功率半导体器件的外延结构及其制备方法，可以在PVD设备制备AlN层上生长出高质量的GaN层，保证功率半导体器件的性能。所述技术方案如下：
一方面，本发明实施例提供了一种功率半导体器件的外延结构，所述功率半导体器件的外延结构包括依次层叠的Si衬底、AlN缓冲层和GaN外延层，所述AlN缓冲层的第一表面上的悬浮键包括Al键、Ga键和N键中的一个或多个，所述第一表面为所述AlN缓冲层设置所述GaN外延层的表面。
可选地，所述Al键的数量在所述第一表面上的悬浮键中所占的比例达到50％以上。
可选地，所述AlN缓冲层中掺有氧原子。
进一步地，所述AlN缓冲层中氧原子的摩尔含量不超过0.5％。
另一方面，本发明实施例提供了一种功率半导体器件的外延结构的制备方法，所述制备方法包括：
在Si衬底上形成AlN缓冲层；
对所述AlN缓冲层的第一表面进行处理，使所述第一表面上的悬浮键包括Al键、Ga键和N键中的一个或多个；
在所述第一表面上形成GaN外延层。
可选地，
所述对所述AlN缓冲层的第一表面进行处理，得到AlN缓冲层，包括：
将形成有所述AlN缓冲层的Si衬底放入MOCVD设备中；
控制所述MOCVD设备的温度为850℃～1000℃，向所述MOCVD设备内通入Ga源和载气，将所述AlN缓冲层的第一表面上的-OH悬浮键和-O悬浮键变成Ga键；
控制所述MOCVD设备的温度为850℃～1000℃，向所述MOCVD设备内通入Al源和载气，将所述第一表面上的Ga键部分或全部变成Al键。
进一步地，所述Ga源的通入流量为200sccm～900sccm，所述Al源的通入流量为100sccm～700sccm。
进一步地，与所述Ga源一起通入所述MOCVD设备内的载气为氢气。
进一步地，与所述Al源一起通入所述MOCVD设备内的载气为氮气。
可选地，所述在Si衬底上形成AlN缓冲层，包括：
将Si衬底放入设有铝靶的PVD设备中；
向所述PVD设备内通入氮气和载气，在所述Si衬底上形成AlN缓冲层。
本发明实施例提供的技术方案带来的有益效果是：
通过改变AlN缓冲层设置GaN外延层的表面上的悬浮键，可以有效避免-OH键和-O键影响GaN晶体的生长，使得AlN缓冲层的各个区域上GaN晶体的生长速率基本一致，减少缺陷的形成，提高GaN外延层的晶体质量，实现高质量的GaN层，保证功率半导体器件的性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种功率半导体器件的外延结构的结构示意图；
图2是本发明实施例提供的一种功率半导体器件的外延结构的制备方法的流程图；
图3是本发明实施例提供的AlN层的表面在第一步执行之后的晶体结构的示意图；
图4是本发明实施例提供的AlN层的表面在第二步执行之后的晶体结构的示意图；
图5是本发明实施例提供的AlN层的表面在第三步执行之后的晶体结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种功率半导体器件的外延结构。图1为本发明实施例提供的一种功率半导体器件的外延结构的结构示意图。参见图1，该功率半导体器件的外延结构包括依次层叠的Si衬底10、AlN缓冲层20和GaN外延层30，AlN缓冲层20的第一表面上的悬浮键包括Al键、Ga键和N键中的一个或多个，第一表面为AlN缓冲层20设置GaN外延层30的表面。
本发明实施例通过改变AlN缓冲层设置GaN外延层的表面上的悬浮键，可以有效避免-OH键和-O键影响GaN晶体的生长，使得AlN缓冲层的各个区域上GaN晶体的生长速率基本一致，减少缺陷的形成，提高GaN外延层的晶体质量，实现高质量的GaN层，保证功率半导体器件的性能。
可选地，Al键的数量在第一表面上的悬浮键中所占的比例可以达到50％以上，Al键的数量较多，有利于降低Ga键的数量，充分利用AlN促进GaN晶体的生长。
可选地，AlN缓冲层20中可以掺有氧原子，氧原子作为杂质掺入，有利于平衡外延结构的翘曲。
进一步地，AlN缓冲层20中氧原子的摩尔含量可以不超过0.5％。由于氧化铝的晶格常数与GaN的晶格常数相差较大，因此如果氧化铝的含量太高，则会导致AlN缓冲层与GaN外延层之间产生晶格失配。将AlN缓冲层中氧原子的摩尔含量控制在0.5％以下，可以避免AlN缓冲层与GaN外延层之间产生晶格失配。
可选地，AlN缓冲层20的厚度可以为20nm～150nm。GaN外延层30的厚度可以为50nm～500nm。
可选地，如图1所示，该外延结构还可以包括GaN三维成核层41和GaN二维包覆层42，GaN三维成核层41包括多个间隔设置在AlN缓冲层20上的晶核，GaN二维包覆层42将各个晶核之间的空间填满，以使GaN外延层30生长在GaN三维成核层41和GaN二维包覆层42组成的平面上。GaN三维成核层41和GaN二维包覆层42有利于GaN外延层30的生长，可以进一步提高GaN外延层30的晶体质量，保证功率半导体器件的性能。
本发明实施例提供了一种功率半导体器件的外延结构的制备方法，适用于制备图1所示的功率半导体器件的外延结构。图2为本发明实施例提供的一种功率半导体器件的外延结构的制备方法的流程图。参见图2，该制备方法包括：
步骤201：在Si衬底上形成AlN缓冲层。
可选地，该步骤201可以包括：
将Si衬底放入设有铝靶的PVD设备中；
向PVD设备内通入氮气和载气，在Si衬底上形成AlN层。
进一步地，PVD设备的温度可以为450℃～650℃，PVD设备的压力可以为3mTorr～6mTorr。PVD设备的温度较低，可以有效降低实现成本，同时PVD设备的压力与PVD设备的温度配合，可以得到高质量的AlN。
进一步地，载气可以包括氩气，氩气与氮气的体积比可以为1:10～1:2，可以保证PVD设备内稳定形成AlN。
更进一步地，载气还可以包括氧气。氧气可以对AlN进行氧化，掺入氧原子，平衡外延结构的翘曲。
示例性地，氧气与载气的体积比可以不超过1％，避免形成的氧化铝与GaN外延层之间产生晶格失配。
可选地，在步骤201之前，该制备方法还可以包括：
采用氢氟酸对Si衬底的表面进行处理。
通过氢氟酸处理Si衬底的表面，可以去除Si衬底的表面的氧化层，有利于后续的外延生长。而且与碱性溶液和等离子水相比，氢氟酸可以防止在AlN缓冲层中产生疏松层，相当于提高AlN缓冲层的致密度。
步骤202：对AlN缓冲层的第一表面进行处理，使第一表面上的悬浮键包括Al键、Ga键和N键中的一个或多个。
可选地，该步骤202可以包括：
第一步，将形成有AlN层的Si衬底放入MOCVD设备中；
第二步，控制MOCVD设备的温度为850℃～1000℃，向MOCVD设备内通入Ga源和载气，将AlN缓冲层的第一表面上的-OH悬浮键和-O悬浮键变成Ga键；
第三步，控制MOCVD设备的温度为850℃～1000℃，向MOCVD设备内通入Al源和载气，将第一表面上的Ga键部分或全部变成Al键。
通过先在高温的MOCVD设备内通入Ga源，改变AlN缓冲层表面的悬浮键，将-OH悬浮键和-O悬浮键变成Ga键；再在高温的MOCVD设备内通入Al源，将部分或者全部Ga键变成Al键，从而利用AlN提高GaN的长晶质量。
图3为本发明实施例提供的AlN缓冲层在第一步执行之后的晶体结构的示意图，图4为本发明实施例提供的AlN缓冲层在第二步执行之后的晶体结构的示意图，图5为本发明实施例提供的AlN缓冲层在第三步执行之后的晶体结构的示意图。其中，100表示Al原子，200表示N原子，300表示Ga原子，400表示O原子，500表示H原子。参见图3、图4和图5，AlN缓冲层为高低不同的柱状晶体形成的多晶体，图3中AlN缓冲层的第一表面上的悬浮键基本为O原子400和H原子500形成的-OH键和-O键；图4中AlN缓冲层的第一表面上的悬浮键变为Ga键；图5中AlN缓冲层的第一表面上的悬浮键变为Al键和N键。
进一步地，Ga源的通入流量可以为200sccm～900sccm，Al源的通入流量可以为100sccm～700sccm，有利于增加AlN缓冲层的表面上的悬浮键中Al键的数量。
进一步地，第二步中Ga源的通入时长可以为1min～15min，第三步中Al源的通入时长可以为1min～15min，以保证悬浮键的改变。
进一步地，第二步中与Ga源一起通入MOCVD设备内的载气可以为氢气。氢气具有刻蚀作用，可以配合Ga源改变AlN表面的悬浮键。
进一步地，第三步中与Al源一起通入MOCVD设备内的载气可以为氮气。氮气的稳定性较好，可以避免与Al源发生反应。
示例性地，MOCVD设备的压力可以为100torr～400torr，以与MOCVD设备的温度配合。
在实际应用中，先向AlN缓冲层的表面通入8min的氢气和500sccm的Ga源，再向AlN缓冲层的表面通入8min的氮气和400sccm的Ga源。氢气具有刻蚀作用，可以有效改变AlN缓冲层的表面上的悬浮键，但是氢气会与Al源反应，因此无法直接采用Al源和氢气去除AlN缓冲层的表面上的-OH键和-O键。本申请中先将Ga源和氢气同时通入，利用氢气有效去除AlN缓冲层的表面上的-OH键和-O键，形成Ga键；再将Al源和氮气同时通入，Al键可以很容易地替代Ga键，完成AlN缓冲层的表面上的悬浮键的改变。另外，氮气也可能形成N键替代Ga键，但是N键并不会对GaN晶体的外延生长造成不良影响。
步骤203：在第一表面上形成GaN外延层。
可选地，该步骤203可以包括：
控制MOCVD设备的温度为950℃～1100℃，压力为70torr～200torr，在AlN缓冲层的表面上形成GaN外延层。
可选地，在步骤203之前，该制备方法还可以包括：
控制MOCVD设备的温度为450℃～600℃，压力为200torr～500torr，在AlN缓冲层上形成GaN三维成核层；
控制MOCVD设备的温度为950℃～1200℃，压力为200torr～500torr，在GaN三维成核层上形成GaN二维包覆层。
在实际应用中，Ga源可以采用三甲基镓或者三乙基镓，N源可以采用氨气。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种功率半导体器件的外延结构的制备方法，其特征在于，所述制备方法包括：
在Si衬底上形成AlN缓冲层；
将形成有所述AlN缓冲层的Si衬底放入MOCVD设备中；
控制所述MOCVD设备的温度为850℃~1000℃，向所述MOCVD设备内通入Ga源和载气，将所述AlN缓冲层的第一表面上的-OH悬浮键和-O悬浮键变成Ga键；
控制所述MOCVD设备的温度为850℃~1000℃，向所述MOCVD设备内通入Al源和载气，将所述第一表面上的Ga键部分或全部变成Al键；
在所述第一表面上形成GaN外延层。
2.根据权利要求1所述的制备方法，其特征在于，所述Ga源的通入流量为200sccm~900sccm，所述Al源的通入流量为100sccm~700sccm。
3.根据权利要求1所述的制备方法，其特征在于，与所述Ga源一起通入所述MOCVD设备内的载气为氢气。
4.根据权利要求1所述的制备方法，其特征在于，与所述Al源一起通入所述MOCVD设备内的载气为氮气。
5.根据权利要求1~4任一项所述的制备方法，其特征在于，所述在Si衬底上形成AlN缓冲层，包括：
将Si衬底放入设有铝靶的PVD设备中；
向所述PVD设备内通入氮气和载气，在所述Si衬底上形成AlN缓冲层。
6.一种功率半导体器件的外延结构，其特征在于，所述功率半导体器件的外延结构包括依次层叠的Si衬底（10）、AlN缓冲层（20）和GaN外延层（30），所述外延结构采用如权利要求1~5任一项所述的方法制备。
7.根据权利要求6所述的功率半导体器件的外延结构，其特征在于，所述Al键的数量在所述第一表面上的悬浮键中所占的比例达到50％以上。
8.根据权利要求6或7所述的功率半导体器件的外延结构，其特征在于，所述AlN缓冲层（20）中掺有氧原子。
9.根据权利要求8所述的功率半导体器件的外延结构，其特征在于，所述AlN缓冲层（20）中氧原子的摩尔含量不超过0.5％。
CN201910542249.8A 2019-06-21 2019-06-21 功率半导体器件的外延结构及其制备方法 Active CN110459600B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910542249.8A CN110459600B (zh) 2019-06-21 2019-06-21 功率半导体器件的外延结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910542249.8A CN110459600B (zh) 2019-06-21 2019-06-21 功率半导体器件的外延结构及其制备方法

Publications (2)

Publication Number Publication Date
CN110459600A CN110459600A (zh) 2019-11-15
CN110459600B true CN110459600B (zh) 2022-05-20

Family

ID=68481022

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910542249.8A Active CN110459600B (zh) 2019-06-21 2019-06-21 功率半导体器件的外延结构及其制备方法

Country Status (1)

Country Link
CN (1) CN110459600B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786215A (zh) * 2018-12-10 2019-05-21 华灿光电（浙江）有限公司 一种晶体管外延结构的制备方法
CN109786217A (zh) * 2018-12-27 2019-05-21 华灿光电（浙江）有限公司 一种发光二极管外延片的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786215A (zh) * 2018-12-10 2019-05-21 华灿光电（浙江）有限公司 一种晶体管外延结构的制备方法
CN109786217A (zh) * 2018-12-27 2019-05-21 华灿光电（浙江）有限公司 一种发光二极管外延片的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Understanding the growth mechanism of GaN epitaxial layers on mechanically exfoliated graphite;Li T, Liu C, Zhang Z, et al.;《Nanoscale Research Letters》;20181231;第13卷(第1期);1-7 *

Also Published As

Publication number Publication date
CN110459600A (zh) 2019-11-15

Similar Documents

Publication Publication Date Title
CN105655238B (zh) 基于石墨烯与磁控溅射氮化铝的硅基氮化镓生长方法
CN105861987B (zh) 基于六方氮化硼和磁控溅射氮化铝的氮化镓生长方法
CN110211865B (zh) 一种降低氮化镓高电子迁移率场效应管界面热阻的外延生长方法
CN105633225A (zh) 基于石墨烯与磁控溅射氮化铝的氮化镓生长方法
JPH0831419B2 (ja) 単結晶珪素基板上への化合物半導体単結晶の作製方法
CN112670161B (zh) 一种低热阻氮化镓高电子迁移率晶体管外延材料制备方法
CN111681947B (zh) 一种降低外延片堆垛层错缺陷的外延方法及其应用
CN112309832B (zh) 可转移氧化镓单晶薄膜的制备方法
CN108987257B (zh) 利用卤化物气相外延法在Si衬底上生长Ga2O3薄膜的方法
CN114023646B (zh) 一种高阻值GaN基HEMT器件及其制备方法
CN109559991A (zh) 基于溅射AlN基板的混合极性AlGaN/GaN高电子迁移率晶体管及其制备方法
CN114664642B (zh) 基于iii族氮化物同质外延的hemt结构、其制备方法及应用
CN108428618A (zh) 基于石墨烯插入层结构的氮化镓生长方法
JP2004111848A (ja) サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
CN112687525B (zh) 一种提高超薄氮化镓场效应管晶体质量的外延方法
CN110034174A (zh) 高电子迁移率晶体管外延片及其制备方法
CN110459600B (zh) 功率半导体器件的外延结构及其制备方法
KR20230056686A (ko) 다이아몬드 방열판을 갖는 헤테로에피택셜 구조
CN111863945A (zh) 一种高阻氮化镓及其异质结构的制备方法
CN109786438A (zh) 一种高电子迁移率晶体管及其制备方法
CN111312585B (zh) 一种低位错密度氮化物的外延层生长方法
CN109346519A (zh) 非极性InAlN/GaN高电子迁移率晶体管及制备方法
CN109300974A (zh) 一种非极性InAlN/GaN高电子迁移率晶体管及制备方法
CN110444598A (zh) 高电子迁移率晶体管及其制备方法
WO2020215445A1 (zh) 一种氧化镓半导体叠层结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant