CN110444143B - 显示装置 - Google Patents

Abstract

本发明提出一种显示装置，包括像素阵列、多条栅极线以及多条栅极多工线。像素阵列包括多个第一像素电路以及多个第二像素电路，各第一像素电路包括第一晶体管以及第二晶体管，各第二像素电路包括第三晶体管以及第四晶体管。第三晶体管的控制端耦接至栅极线的其中之一或栅极多工线的其中之一，以接收栅极驱动信号或栅极多工信号，第四晶体管的控制端耦接至栅极多工线的其中之一，以接收栅极多工信号，其中栅极驱动信号的被致能时期涵盖栅极多工信号的被致能时期。

Description

显示装置

技术领域

本发明涉及一种显示装置，且特别涉及一种窄边框设计的显示装置。

背景技术

在习知半边源极驱动(Half Source Driving，HSD)架构下，需要使用双倍的栅极线，因而导致显示装置中栅极驱动阵列(Gate Driver on Array，GOA)的设计空间遭到压缩，故有部分厂商会采用并排设计的栅极驱动阵列。然而，当在半边源极驱动的架构中采用并排设计的栅极驱动阵列时，会具有整体电路面积过大而使显示装置边框较大的问题。因此，如何在半边源极驱动架构下设计适当的栅极驱动阵列，以达到使显示装置具有窄边框的设计则成为一个重要的课题。

发明内容

本发明提供一种显示装置，可通过设置栅极多工线来达到窄边框设计的效果。

本发明的显示装置包括像素阵列、多条栅极线以及多条栅极多工线。像素阵列包括多个第一像素电路以及多个第二像素电路，各第一像素电路包括串联耦接在数据线与第一显示像素间的第一晶体管以及第二晶体管，各第二像素电路包括串联耦接在数据线与第二显示像素间的第三晶体管以及第四晶体管。各第一像素电路的第一晶体管及第二晶体管的控制端均耦接至多条栅极线的其中之一，并接收栅极驱动信号。在各第二像素电路中，第三晶体管的控制端耦接至多条栅极线的其中之一或多条栅极多工线的其中之一，以接收栅极驱动信号或栅极多工信号，第四晶体管的控制端耦接至多条栅极多工线的其中之一，以接收栅极多工信号，其中栅极驱动信号的被致能时期涵盖栅极多工信号的被致能时期。

基于上述，本发明之显示装置的电路结构可将各第一像素电路中的第一晶体管及第二晶体管的控制端耦接至栅极线，以及将各第二像素电路中第三晶体管的控制端耦接至栅极多工线或栅极线，并将各第二像素电路中第四晶体管的控制端耦接至栅极多工线。如此一来，本发明便可通过前述之电路结构来减小整体电路的布线面积，并达到使显示装置具有窄边框设计之目的。

附图说明

图1为本发明一实施例的显示装置的示意图；

图2为本发明另一实施例的显示装置的示意图；

图3为本发明实施例的显示装置的动作波形示意图；

图4A为的本发明一实施例的第n级移位暂存电路的电路示意图；

图4B为本发明图4A实施例的移位暂存电路的波形图；

图5为的本发明另一实施例的第n级移位暂存电路的电路示意图；

图6为的本发明另一实施例的第n级移位暂存电路的电路示意图；

图7为的本发明另一实施例的第n级移位暂存电路的电路示意图。

符号说明：

100、200：显示装置；

111、112、221、222：像素电路；

400、500、600、700：第n级的移位暂存电路；

410、510、610、710：电压选择器；

420、520、620、720：下拉电路；

430、530、630、730：输出级电路；

CLK1、CLK2：时钟信号；

D1、D2：二极管；

D2U、U2D：扫描方向选择信号；

DE1、DE2：驱动端；

G_M、G_M[n]：栅极多工信号；

G_M1：栅极多工线；

K[n]、Q[n]、G_Q[n]：驱动信号；

OE1、OE2：输出端；

P1、P2、TP1～TP4：时间区间；

P11～P14、P21～P24：像素；

RST：重置电压；

S1：数据线；

D1；数据信号；

SEL：选择信号；

SR、SR[n]：栅极驱动信号；

SR1：栅极线；

SR[n+1]：后级栅极驱动信号；

SR[n-2]：第n-2级栅极驱动信号；

SR[n+2]：第n+2级栅极驱动信号；

T11～T14、T21～T24、M1～M18、M51～M69、M71～M90、M101～M119：晶体管；

VDD：电源电压；

XDONB：参考电压。

具体实施方式

为让本发明的上述特征和效果能阐述的更明确易懂，下文特举实施例，并配合说明书附图作详细说明如下。

请参照图1，图1为本发明一实施例的显示装置的示意图。显示装置100包括由多个像素(例如是像素P11～P14)所构成的像素阵列、多条栅极线(例如是栅极线SR1)以及多条栅极多工线(例如是栅极多工线G_M1)。以像素P11、P12为范例，像素P11、P12分别具有像素电路111、112。像素电路111包括晶体管T11、T12；像素电路112包括晶体管T13、T14。

在本实施例中，以像素P11、P12为范例进行说明，像素电路111中的晶体管T11、T12相互串联耦接在数据线S1以及第一显示像素(未绘示)间，并且，晶体管T11的控制端(栅极)耦接至栅极线SR1以接收对应的栅极驱动信号，晶体管T12的控制端(栅极)同样耦接至栅极线SR1以接收对应的栅极驱动信号。像素电路112中的晶体管T13、T14相互串联耦接在数据线S1以及第二显示像素(未绘示)间，并且晶体管T13的控制端(栅极)耦接至栅极线SR1以接收对应的栅极驱动信号，晶体管T14的控制端(栅极)则耦接至栅极多工线G_M1以接收对应的栅极多工信号。值得注意的，栅极驱动信号的被致能时期涵盖栅极多工信号的被致能时期。

另一方面，请同步参照图1及图2，图2为本发明另一实施例的显示装置的示意图。显示装置200同样包括由多个像素(例如是像素P21～P24)所构成的像素阵列、多条栅极线(例如是栅极线SR1)以及多条栅极多工线(例如是栅极多工线G_M1)。以像素P21、P22为范例，像素P21、P22分别具有像素电路221、222。像素电路221包括晶体管T21、T22；像素电路222包括晶体管T23、T24。在本实施例中，与前述图1实施例不同的地方在于，本实施例显示装置200中像素电路222中，除了晶体管T24的控制端(栅极)耦接至栅极多工线G_M1以接收对应的栅极多工信号，晶体管T23的控制端(栅极)亦同样会耦接至栅极多工线G_M1以接收对应的栅极多工信号。

也就是说，在本发明中，显示装置中的第二像素电路(例如是图1的像素电路112或图2的像素电路222)中的第三晶体管可以是耦接至栅极线SR1(即图1实施例)，也可以是耦接至栅极多工线G_M1(即图2实施例)，以接收栅极驱动信号或栅极多工信号，而显示装置中第二像素电路中的第四晶体管则耦接至栅极多工线G_M1以接收栅极多工信号。如此一来，本发明的显示装置可通过设置栅极多工线来耦接至第二像素电路中的第四晶体管及第三晶体管的控制端，或设置栅极多工线仅耦接第二像素电路中的第四晶体管的控制端，据此以减小整体电路的布线面积，达到使显示装置具有窄边框设计之目的。

需要注意的是，为简化说明，本发明图1及图2仅为一条栅极线、一条栅极多工线以及四个像素，然本发明实际上并不限制栅极线、栅极多工线以及像素的数量，本领域具通常知识者可依据实际应用情况进行调整，图1及图2的为并不用以限制本发明。

请同步参照图1、图2以及图3，其中图3为本发明实施例的显示装置的动作波形示意图。在图3中，栅极线SR1上的栅极驱动信号SR的被致能(使能)时期(即，被拉高至高电压的时间区间)涵盖栅极多工线G_M1上的栅极多工信号G_M的被致能时期(即，被拉高至高电压的时间区间)。也就是说，图1实施例的像素电路111及像素电路112在栅极多工线G_M1以及栅极多工信号G_M均为被致能时期的时间区间中(实时间区间P1)，晶体管T11～T13依据被致能的栅极驱动信号SR而被导通，并且晶体管T14依据被致能的栅极多工信号G_M而被导通，此时像素电路112便可对第二显示像素进行充电动作。接着，在时间区间P1之后的时间区间P2中，此时栅极多工信号G_M为被禁能时期(即，被拉低至低电压的时间区间)，而栅极驱动信号SR则维持在被致能时期，故晶体管T11～T13依据被致能的栅极驱动信号SR而继续被导通，此时像素电路111便可在时间区间P2中对第一显示像素进行充电动作。

相似地，图2实施例的像素电路221及像素电路222在栅极多工线G_M1以及栅极多工信号G_M均为被致能时期的时间区间中(实时间区间P1)，晶体管T21～T22依据被致能的栅极驱动信号SR而被导通，并且晶体管T23～T24则依据被致能的栅极多工信号G_M而被导通，此时像素电路222便可对第二显示像素进行充电动作。接着，在时间区间P1之后的时间区间P2中，此时栅极多工信号G_M为被禁能时期(被拉低至低电压的时间区间)，而栅极驱动信号SR则维持在被致能时期，故晶体管T21～T22会依据被致能的栅极驱动信号SR而继续被导通，此时像素电路221便可在时间区间P2中对第一显示像素进行充电动作。

值得注意的，在图1实施例中，像素P11、P12中的晶体管T11、T12、T13的控制端可共同耦接至栅极线SR1。在图2实施例中，像素P21、P22中的晶体管T21、T22的控制端可共同耦接至栅极线SR1，并且像素P21、P22中的晶体管T23、T24的控制端可共同耦接至栅极多工线G_M1。在动作细节中，依据图3，栅极线SR1上的栅极驱动信号SR与栅极多工线G_M1上的栅极多工信号G_M在实质上相同的时间点被致能，并且栅极多工信号G_M的被致能期间被部分包括在栅极驱动信号SR的被致能期间中。

在栅极驱动信号以及栅极多工信号的产生方式中，在本发明实施例中，栅极驱动信号及栅极多工信号可透过栅极驱动器(gate driver)来提供。栅极驱动器包括多个移位暂存电路串联耦接而成的移位暂存器(移位寄存器)。关于移位暂存电路的实施细节，请参照图4A所为的本发明一实施例的第n级移位暂存电路的电路示意图。第n级移位暂存电路400包括电压选择器410、下拉电路420输出级电路430、输出级电路440以及闩锁电路450。电压选择器410依据第n-2级栅极驱动信号SR[n-2]或第n+2级栅极驱动信号SR[n+2]以提供选择信号SEL至驱动端DE1以产生驱动信号Q[n]。下拉电路420耦接电压选择器410以及驱动端DE2，依据选择信号SEL以及时钟信号CLK1以在驱动端DE2产生驱动信号K[n]。

输出级电路430耦接至驱动端DE1以及驱动端DE2。输出级电路430依据驱动信号Q[n]、驱动信号K[n]以及时钟信号CLK2以产生栅极驱动信号SR[n]。输出级电路440耦接至驱动端DE1、驱动端DE2以及驱动端DE3。输出级电路440依据驱动信号Q[n]以产生驱动信号G_Q[n]，并依据驱动信号G_Q[n]、驱动信号K[n]、时钟信号CLK2以及后级栅极驱动信号SR[n+1]以产生栅极多工信号G_M[n]。闩锁电路450耦接至驱动端DE3，依据驱动信号G_Q[n]以及后级栅极驱动信号SR[n+1]以提供参考电压XDONB至驱动端DE3。

在细节上，电压选择器410包括晶体管M1以及M2。晶体管M1的第一端接收扫描方向选择信号U2D，晶体管M1的第二端透过晶体管M9耦接至驱动端DE1，晶体管M1的控制端接收第n-2级栅极驱动信号SR[n-2]。晶体管M2的第一端接收扫描方向选择信号D2U，晶体管M2的第二端耦接至晶体管M1的第二端，晶体管M2的控制端接收第n+2级栅极驱动信号SR[n+2]。其中，扫描方向选择信号U2D可用以指示显示装置的扫描动作是由面板上方往面板下方的方向来进行。扫描方向选择信号D2U则可用以指示显示装置的扫描动作是由面板下方往面板上方的方向来进行。另外，第n-2级栅极驱动信号SR[n-2]以及第n+2级栅极驱动信号SR[n+2]的被致能期间不相重叠。

晶体管M1以及M2的其中之一可依据第n-2级栅极驱动信号SR[n-2]或第n+2级栅极驱动信号SR[n+2]而被导通。在当晶体管M1依据第n-2级栅极驱动信号SR[n-2]被导通时(晶体管M2被断开)，电压选择器410选择扫描方向选择信号U2D以产生选择信号SEL，相对的，当晶体管M2依据第n+2级栅极驱动信号SR[n+2]被导通时(晶体管M1被断开)，电压选择器410选择扫描方向选择信号D2U以产生选择信号SEL。

下拉电路420包括晶体管M3～M6以及电阻R1。晶体管M4的第一端接收电源电压VDD，晶体管M4的控制端接收时钟信号CLK1。晶体管M4的第二端耦接至电阻R1的第一端，电阻R1的第二端耦接至晶体管M3的第一端，并耦接至驱动端DE2。晶体管M3的控制端接收选择信号SEL，晶体管M3的第二端接收参考电压XDONB。此外，晶体管M6的第一端透过晶体管M9以耦接驱动端DE1，晶体管M6的控制端耦接至驱动端DE2以接收驱动信号K[n]，晶体管M6的第二端接收参考电压XDONB。在另一方面，晶体管M5耦接为二极管D1的组态，其中二极管D1的阳极接收重置电压RST，二极管D1的阴极耦接至驱动端DE2。在此，二极管D1形成一上拉路径，并使在当晶体管M3断开时，驱动信号K[n]可维持在一固定的电压值上(约等于重置电压RST减去晶体管M5的临界电压)。

在本实施例中，晶体管M3可依据选择信号SEL而被导通。晶体管M3在被导通时，可提供具有相对低电压的参考电压XDONB以拉低驱动端DE2上的驱动信号K[n]的电压值。在当晶体管M3被断开时，透过导通电晶体M4，则可使晶体管M4以及电阻R1形成一上拉路径，以上拉驱动端DE2上的驱动信号K[n]的电压值。而在当驱动信号K[n]的电压值被拉高时，晶体管M6被导通，晶体管M9与晶体管M6的耦接端点上的电压值对应被拉低，并使驱动信号Q[n]的电压值对应被拉低。

在本实施例中，输出级电路430包括晶体管M7～M11。晶体管M7的第一端接收时钟信号CLK2，晶体管M7的控制端接收驱动信号Q[n]，晶体管M7的第二端耦接至输出端OE1。晶体管M10形成一电容C1。电容C1的一端耦接至晶体管M7的第二端，电容C1的另一端耦接至晶体管M7的控制端。晶体管M9的一端接收选择信号SEL，晶体管M9的另一端耦接至驱动端DE1，晶体管M9的控制端接收电源电压VDD，并使晶体管M9实质上为导通的状态。此外，晶体管M8的第一端耦接至输出端OE1，晶体管M8的第二端接收参考电压XDONB，且晶体管M8的控制端接收驱动信号K[n]。晶体管M11耦接成二极管D2，其中二极管D2的阳极耦接至晶体管M8的第一端(即输出端OE1)，二极管D2的阴极接至晶体管M6的第一端。

另一方面，输出级电路440包括晶体管M12～M16。晶体管M12的第一端接收时钟信号CLK2，晶体管M12的控制端接收驱动信号G_Q[n]，晶体管M12的第二端耦接至输出端OE2。晶体管M16形成一电容C2。电容C2的一端耦接至晶体管M12的第二端，电容C2的另一端耦接至晶体管M12的控制端。晶体管M14的一端透过晶体管M9耦接至驱动端DE1，晶体管M14的另一端耦接至驱动端DE3，晶体管M14的控制端接收第n-2级栅极驱动信号SR[n-2]。此外，晶体管M13的第一端耦接至输出端OE2，晶体管M13的第二端接收参考电压XDONB，且晶体管M13的控制端接收驱动信号K[n]。晶体管M15的第一端耦接至输出端OE2，晶体管M15的第二端接收参考电压XDONB，且晶体管M13的控制端接收后级栅极驱动信号SR[n+1]。

另外，闩锁电路450包括晶体管M17～M18，晶体管M18的第一端接收参考电压XDONB，晶体管M18的第二端耦接驱动端DE3，晶体管M18的控制端耦接至晶体管M17的第一端。晶体管M17的第二端接收后级栅极驱动信号SR[n+1]，晶体管M17的控制端则耦接至晶体管M18的第二端。

进一步说明，请同步参照图4A以及图4B，其中图4B为本发明图4A实施例的移位暂存电路的波形图。其中，第n级移位暂存电路400可依据时钟信号CLK1来执行动作。

在时间区间TP1中，晶体管M1被导通(晶体管M2被断开)并选择等于高电压值的扫描方向选择信号U2D以产生选择信号SEL。基于晶体管M9为导通的状态，驱动信号Q[n]的电压值对应被拉高，并使晶体管M7被导通。在此同时，晶体管M14基于转态为高电压值的第n-2级栅极驱动信号SR[n-2]被导通，以提供驱动信号Q[n]至驱动端DE3来产生为高电压值的驱动信号G_Q[n]，并使晶体管M12被导通。由于在时间区间TP1中，时钟信号CLK2的电压值为低电压值，因此，栅极驱动信号SR[n]的电压值维持等于低电压值，此时栅极多工信号G_M[n]的电压值亦同样维持等于低电压值。在另一方面，晶体管M3依据高电压的选择信号SEL而被导通，驱动信号K[n]的电压被拉低。

在时间区间TP1之后的时间区间TP2中，时钟信号CLK1的电压值为低电压值，并且时钟信号CLK2的电压值转态为高电压值。如此一来，栅极驱动信号SR[n]的电压值对应转态为高电压值，以进入被致能时期，此时栅极多工信号G_M[n]的电压值同样会对应转态为高电压值，并进入被致能时期。而透过电容C1、C2的电荷泵效应，驱动信号Q[n]及驱动信号G_Q[n]的电压值可被泵高，并使晶体管M7、M12完全被导通。

在时间区间TP2之后的时间区间TP3，后级栅极驱动信号SR[n+1]转态为高电压值，使晶体管M15对应被导通，使栅极多工信号G_M[n]的电压值被拉低至等于低电压值。在此同时，转态为高电压值的后级栅极驱动信号SR[n+1]亦会经由晶体管M17使晶体管M18被导通，以提供参考电压XDONB，并且。而在时间区间TP3之后的时间区间TP4，时钟信号CLK2的电压值转态为低电压值，使栅极驱动信号SR[n]的电压值对应转态为低电压值。如此一来，在本发明的第n级移位暂存电路400所产生栅极驱动信号SR[n]及栅极多工信号G_M[n]的波形中，栅极驱动信号SR[n]的被致能时期会涵盖栅极多工信号G_M[n]的被致能时期之波形。

请参照图5，图5为的本发明另一实施例的第n级移位暂存电路的电路示意图。在本实施例中，第n级移位暂存电路500包括电压选择器510、下拉电路520、输出级电路530、输出级电路540以及闩锁电路550，并用以产生栅极驱动信号SR[n]以及栅极多工信号G_M[n]。与前述图4实施例不同的地方在于，本实施例第n级移位暂存电路500中的输出级电路540中还包括晶体管M69。晶体管M69的第一端耦接至闩锁电路550，晶体管M69的第二端接收参考电压XDONB，并且晶体管M69的控制端接收驱动信号K[n]。需要注意的是，本实施例电压选择器510中的晶体管M51～M52、下拉电路520中的晶体管M53～M56、输出级电路530中的晶体管M57～M61、输出级电路540中的晶体管M62～M66以及闩锁电路550中的晶体管M67～M68的配置方式及细部电路动作与前述图4实施例相类似，在此不重复赘述。

在本实施例中，透过晶体管M68、M67形成闩锁结构，可提升驱动信号G_Q[n]的稳定性，并提高第n级移位暂存电路500的整体电路的稳定性。

请参照图6，图6为的本发明另一实施例的第n级移位暂存电路的电路示意图。在本实施例中，第n级移位暂存电路600包括电压选择器610、下拉电路620、输出级电路630、输出级电路640以及闩锁电路650，并用以产生栅极驱动信号SR[n]以及栅极多工信号G_M[n]。与前述图4实施例不同的地方在于，本实施例第n级移位暂存电路600中的输出级电路640中还包括晶体管M89以及晶体管M90。晶体管M89的第一端耦接至闩锁电路650，晶体管M89的第二端接收参考电压XDONB，并且晶体管M89的控制端接收驱动信号K[n]。晶体管M90的第一端耦接至晶体管M82的控制端，晶体管M90的第二端接收参考电压XDONB，晶体管M90的控制端接收驱动信号K[n]。

需要注意的是，本实施例电压选择器610中的晶体管M71～M72、下拉电路620中的晶体管M73～M76、输出级电路630中的晶体管M77～M81、输出级电路640中的晶体管M82～M86以及闩锁电路650中的晶体管M87～M88的配置方式及细部电路动作与前述图4实施例相类似，故在此不重复赘述。

请参照图7，图7为的本发明另一实施例的第n级移位暂存电路的电路示意图。在本实施例中，第n级移位暂存电路700包括电压选择器710、下拉电路720、输出级电路730、输出级电路740以及闩锁电路750，并用以产生栅极驱动信号SR[n]以及栅极多工信号G_M[n]。与前述图4实施例不同的地方在于，本实施例第n级移位暂存电路700中的输出级电路740还包括晶体管M119。晶体管M119的第一端耦接至闩锁电路750，晶体管M119的第二端接收参考电压XDONB，并且晶体管M119的控制端接收驱动信号K[n]。需要注意的是，本实施例电压选择器710中的晶体管M101～M102、下拉电路720中的晶体管M103～M106、输出级电路730中的晶体管M107～M111、输出级电路740中的晶体管M112～M116以及闩锁电路750中的晶体管M117～M118的配置方式及细部电路动作与前述图4实施例相类似，在此不重复赘述。

综上所述，本发明之显示装置的电路结构可通过将各第一像素电路中的第一晶体管及第二晶体管的控制端耦接至栅极线，将各第二像素电路中的第三晶体管耦接至栅极多工线或栅极线，以及将各第二像素电路中的第四晶体管耦接至栅极多工线的电路结构，来减小整体电路的布线面积。并且，本发明可通过移位暂存电路的电路架构来输出栅极驱动信号及栅极多工信号，减少了额外时钟信号及额外多工器电路的设置。据此，本发明可通过前述之电路结构而达到使显示装置具有窄边框设计的目的。

虽然本发明以上述实施例公开，但具体实施例仅用以解释本发明，并不用于限定本发明，任何本技术领域技术人员，在不脱离本发明的构思和范围内，可作一些的变更和完善，故本发明的权利保护范围以权利要求书及其均等范围者为准。

Claims (14)

1.一种显示装置，其特征在于，包括：

像素阵列，包括多个第一像素电路以及多个第二像素电路，该第一像素电路包括串联耦接在数据线与第一显示像素间的第一晶体管以及第二晶体管，该第二像素电路包括串联耦接在该数据线与第二显示像素间的第三晶体管以及第四晶体管；

多条栅极线，其中该第一像素电路的该第一晶体管及该第二晶体管的控制端均耦接至该多条栅极线的其中之一，并接收栅极驱动信号；以及

多条栅极多工线，

其中，在该第二像素电路中，该第三晶体管的控制端耦接至该多条栅极线的其中之一或该多条栅极多工线的其中之一，以接收该栅极驱动信号或栅极多工信号，该第四晶体管的控制端耦接至该多条栅极多工线的其中之一，以接收该栅极多工信号，其中该栅极驱动信号的被致能时期涵盖该栅极多工信号的被致能时期；

该第一晶体管的栅极与该第二晶体管的栅极相连，该第一晶体管的漏极与该第二晶体管的源极相连；该第三晶体管的漏极与该第四晶体管的源极相连。

2.如权利要求1所述的显示装置，其中该多个第一像素电路分别与该多个第二像素电路交错排列。

3.如权利要求2所述的显示装置，还包括：

栅极驱动器，耦接该多条栅极线以及该多条栅极多工线，用以产生该栅极线的该栅极驱动信号及该栅极多工线的该栅极多工信号。

4.如权利要求3所述的显示装置，其中该栅极驱动器包括：

多个移位暂存电路，该多个移位暂存电路相互串联耦接，第n级的移位暂存电路包括：

电压选择器，依据第n+2级栅极驱动信号或第n-2级栅极驱动信号以提供选择信号至第一驱动端以产生第一驱动信号；

下拉电路，耦接该电压选择器以及第二驱动端，依据该选择信号以及第一时脉信号以在该第二驱动端产生第二驱动信号；

输出级电路( 430，530 ， 630 ， 730) ，耦接至该第一驱动端以及该第二驱动端，依据该第一驱动信号、该第二驱动信号以及第二时脉信号以产生该栅极驱动信号；以及

输出级电路（440，540 ， 640 ， 740 ），耦接至该第一驱动端、该第二驱动端以及第三驱动端，依据该第一驱动信号以产生第三驱动信号，并依据该第三驱动信号、该第二驱动信号以及后级栅极驱动信号以产生该栅极多工信号。

5.如权利要求4所述的显示装置，其中该电压选择器包括：

晶体管M(1，51，71，101)，具有第一端接收第一扫描方向选择信号，该晶体管M(1，51，71，101)的控制端接收该第n-2级栅极驱动信号，该晶体管M(1，51，71，101)的第二端耦接至该第一驱动端；以及

晶体管M(2，52，72，102)，具有第一端接收第二扫描方向选择信号，该晶体管M(2，52，72，102)的控制端接收该第n+2级栅极驱动信号，该晶体管M(2，52，72，102)的第二端耦接至该第一驱动端，

其中，该晶体管M(1，51，71，101)以及该晶体管M(2，52，72，102)的其中之一导通，并提供该第一扫描方向选择信号以及该第二扫描方向选择信号的其中之一以产生该选择信号。

6.如权利要求4所述的显示装置，其中该下拉电路包括：

晶体管M(4，54，74，104)，具有第一端接收电源电压，该晶体管M(4，54，74，104)的控制端接收该第一时脉信号；

电阻，具有第一端耦接至该晶体管M(4，54，74，104)的第二端，该电阻的第二端耦接至该第二驱动端；

晶体管M(3，53，73，103)，具有第一端耦接至该第二驱动端，该晶体管M(3，53，73，103)的第二端接收参考电压，该晶体管M(3，53，73，103)的控制端接收该选择信号；以及

晶体管M(6，56，76，106)，具有第一端耦接至该第一驱动端，该晶体管M(6，56，76，106)的第二端接收该参考电压，该晶体管M(6，56，76，106)的控制端耦接该第二驱动端。

7.如权利要求6所述的显示装置，其中该下拉电路还包括：

二极体，阳极接收重置信号，阴极耦接至该第二驱动端。

8.如权利要求4所述的显示装置，其中该输出级电路（430，530 ， 630 ， 730 ）包括：

晶体管M(7，57，77，107)，具有第一端接收该第二时脉信号，该晶体管M(7，57，77，107)的控制端接收该第一驱动信号，该晶体管M(7，57，77，107)的第二端耦接至第一输出端；

电容，串接在该晶体管的控制端以及该晶体管M(7，57，77，107)的第二端间；

二极体，阳极耦接至该第一输出端，阴极耦接至该第一驱动端；

晶体管M(8，58，78，108)，具有第一端耦接至该第一输出端，该晶体管M(8，58，78，108)的控制端接收该第二驱动信号，该晶体管M(8，58，78，108)的第二端接收参考电压；以及

晶体管M(9，59，79，109)，耦接在该晶体管M(7，57，77，107)的控制端接收该第一驱动信号的路径间，该晶体管M(9，59，79，109)的控制端接收电源电压。

9.如权利要求4所述的显示装置，其中该输出级电路（440，540 ， 640 ， 740 ）包括：

晶体管M(12，62，82，112)，具有第一端以接收该第二时脉信号，该晶体管M(12，62，82，112)的控制端接收该第三驱动信号，该晶体管M(12，62，82，112)的第二端耦接至第二输出端；

电容，串联耦接在该晶体管M(12，62，82，112)的控制端以及该晶体管M(12，62，82，112)的第二端间；

晶体管M(13，63，83，113)，具有第一端耦接至该第二输出端，该晶体管M(13，63，83，113)的第二端接收参考电压，该晶体管M(13，63，83，113)的控制端接收该第二驱动信号；

晶体管M(15，65，85，115)，具有第一端耦接至该第二输出端，该晶体管M(15，65，85，115)的第二端接收该参考电压，该晶体管M(15，65，85，115)的控制端接收该后级栅极驱动信号；以及

晶体管M(14，64，84，114)，耦接在该第三驱动端与该第一驱动端之间，该晶体管M(14，64，84，114)的控制端接收该第n-2级栅极驱动信号。

10.如权利要求9所述的显示装置，其中该第n级的移位暂存电路还包括：

闩锁电路，耦接至该第三驱动端，依据该第三驱动信号以及该后级栅极驱动信号以提供该参考电压至该第三驱动端。

11.如权利要求10所述的显示装置，其中该闩锁电路包括：

晶体管M(18，68，88)，具有第一端接收该参考电压，该晶体管M(18，68，88)的第二端耦接该第三驱动端；以及

晶体管M(17，67，87)，具有第一端耦接至该晶体管M(18，68，88)的控制端，该晶体管M(17，67，87)的第二端接收该后级栅极驱动信号，该晶体管M(17，67，87)的控制端耦接至该晶体管M(18，68，88)的第二端。

12.如权利要求11所述的显示装置，其中该输出级电路（440，540 ， 640 ， 740 ）还包括：

晶体管M(69，89)，具有第一端耦接至该闩锁电路，该晶体管M(69，89)的第二端接收该参考电压，该晶体管M(69，89)的控制端接收该第二驱动信号。

13.如权利要求11所述的显示装置，其中该输出级电路（440，540 ， 640 ， 740 ）还包括：

晶体管M(69，89)，具有第一端耦接至该闩锁电路，该晶体管M(69，89)的第二端接收该参考电压，该晶体管M(69，89)的控制端接收该第二驱动信号；以及

晶体管M(90，119)，具有第一端耦接至该晶体管M(12 ， 62 ，82，112)的控制端，该晶体管M(90，119)的第二端接收该参考电压，该晶体管M(90，119)的控制端接收该第二驱动信号。

14.如权利要求11所述的显示装置，其中该输出级电路（440，540 ， 640 ， 740 ）还包括：

晶体管M(90，119)，具有第一端耦接至该晶体管M(12 ， 62 ，82，112)的控制端，该晶体管M(90，119)的第二端接收该参考电压，该晶体管M(90，119)的控制端接收该第二驱动信号。

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