CN110442320A - 运用于双倍数据率存储器系统的先进先出电路 - Google Patents

运用于双倍数据率存储器系统的先进先出电路 Download PDF

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Abstract

一种运用于双倍数据率存储器系统的先进先出电路。此先进先出电路包括：一指标产生器，接收一第一重置信号与一延迟信号，其中，于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据。

Description

运用于双倍数据率存储器系统的先进先出电路
技术领域
本发明是一种存储器系统中的电路，且特别涉及一种运用于双倍数据率存储器(DDR memory)系统的先进先出电路(FIFO circuit)。
背景技术
请参照图1，其所示出为现有双倍数据率(double data rate)存储器(简称DDR存储器)系统示意图。DDR存储器系统100包括一特殊应用集成电路(Application-SpecificIntegrated Circuit，以下简称ASIC)110与一DDR存储器120。
ASIC 110中包括一存储器控制器(memory controller)112与实体层电路(PHYcircuit)114。其中，实体层电路114与DDR存储器120之间利用存储器总线(memory bus)122来传递各种信号。再者，存储器控制器112与实体层电路114之间的接口为存储器与实体层接口116(DDR PHY Interface，简称DFI接口)。也就是说，存储器控制器112与实体层电路114之间的多个信号会经过DFI接口116来传递。
再者，ASIC 110还包括一锁相回路(PLL)118，其产生DFI时钟(DFIclk)至存储器控制器112与实体层电路114。也就是说，存储器控制器112与实体层电路114运行在相同的DFI时钟域(DFI clock domain)。
实体层电路114中还包括数据实体层电路(Data0 PHY)131、数据实体层电路(Data1 PHY)132与指令实体层电路(CMD PHY)133。当然，在ASIC 110中，并不限定于两个数据实体层电路131、132，随着数据量的增加，数据实体层电路的数目可以更多。
举例来说，当存储器控制器112欲将写入数据存储至DDR存储器120时，存储器控制器112会产生写入指令与写入数据。其中，写入指令经由DFI接口116传递至指令实体层电路(CMD PHY)133，而指令实体层电路(CMD PHY)133会将写入指令经由存储器总线122传送至DDR存储器120。再者，写入数据经由DFI接口116传递至两个数据实体层电路(Data0 PHY与Data1 PHY)131、132，而两个数据实体层电路(Data0 PHY与Data1 PHY)131、132会将写入数据经由存储器总线122传送至DDR存储器120。因此，DDR存储器120即根据写入指令将写入数据存储至DDR存储器120。
另外，当存储器控制器112欲由DDR存储器120取得读取数据时，存储器控制器112会产生读取指令。其中，读取指令经由DFI接口116传递至指令实体层电路(CMD PHY)133，而指令实体层电路(CMD PHY)133会将读取指令经由存储器总线122传送至DDR存储器120。再者，DDR存储器120根据读取指令产生读取数据，并经由存储器总线122传递至两个数据实体层电路(Data0 PHY与Data1 PHY)131、132，而两个数据实体层电路(Data0 PHY与Data1PHY)131、132会将读取数据信号经由DFI接口116传递至存储器控制器112。
由以上的说明可知，指令实体层电路(CMD PHY)133可单一方向地传递指令，而两个数据实体层电路(Data0 PHY与Data1 PHY)131、132可双向地传递数据。
根据DDR存储器120规格书，写入指令与写入数据之间需要有特定的时序(timingsequence)关系。因此，根据规格书的规范，存储器控制器112必须产生特定时序关系的写入指令与写入数据至实体层电路114后，实体层电路114也会产生相同时序关系的写入指令与写入数据至DDR存储器120。同理，读取指令与读取数据之间也需要有特定的时序关系。
在ASIC 110内部中，存储器控制器112、实体层电路114以及DFI接口116根据DFI时钟(DFI clock)来运行并传送各种信号，因此。存储器控制器112与实体层电路114之间需要从时钟源开始进行DFI时钟树平衡(DDR memory controller and PHY circuit should beclock tree balanced from DFI clock tree root)。
在实际的应用中，指令实体层电路133、与两个数据实体层电路(Data0 PHY与Data1 PHY)131、132会配置在ASIC 110中的不同位置，所以几乎无法设计出适合的DFI时钟树。
因此，存储器控制器112输出特定时序关系的写入指令与写入数据后，实体层电路114收到的写入指令与写入数据将不会维持在特定的时序关系。如此，将造成写入数据或者读取数据的遗失，或者DDR存储器120的误动作。
发明内容
本发明涉及一种先进先出电路包括：一指标产生器，接收存储器控制器所输出的一第一重置信号与一延迟信号，其中于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据。
本发明涉及一种双倍数据率存储器系统，包括一特殊应用集成电路连接至一双倍数据率存储器，该特殊应用集成电路包括一先进先出电路，连接于一存储器控制器与一实体层电路之间，其中该先进先出电路包括：一指标产生器，接收该存储器控制器所输出的一第一重置信号与一延迟信号，其中，于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合说明书附图详细说明如下：
附图说明
图1为现有双倍数据率存储器系统示意图。
图2为本发明双倍数据率存储器系统示意图。
图3A与图3B为指标产生器260及其相关信号示意图。
图3C与图3D为FIFO缓冲器示意图与相关信号示意图。
图4A与图4B为指标产生器270及FIFO缓冲器。
图5A至图5C为本发明FIFO电路中指标产生器与FIFO缓冲器的详细电路与相关信号示意图。
附图标记说明：
100：双倍数据率存储器系统
112：存储器控制器
114：实体层电路
118：PLL
120：DDR存储器
122：存储器总线
131、132：数据实体层电路
133：指令数据实体层电路
200：双倍数据率存储器系统
205：ASIC
208：FIFO电路
210、230：写入数据FIFO缓冲器
220、240：读取数据FIFO缓冲器
250：指令FIFO缓冲器
260、270：指标产生器
290：PLL
295、296：时钟缓冲器
310、360：控制电路
312、314、362、364：环计数器
320、322、370、372：选择电路
323、325、327、329、373、375、377、379：存储电路
401～417、423、425、427、429：D型触发器
420、422：多工器
451～453：及闸
具体实施方式
请参照图2，其所示出为本发明双倍数据率存储器系统示意图。DDR存储器系统200包括一ASIC 205与一DDR存储器120。
再者，ASIC 205中包括一存储器控制器112、一先进先出电路(first in firstout circuit，以下简称FIFO电路)208与实体层电路114。其中，实体层电路114与DDR存储器120之间利用存储器总线122来传递各种信号。
实体层电路114中还包括数据实体层电路(Data0 PHY)131、数据实体层电路(Data1 PHY)132与指令实体层电路(CMD PHY)133。当然，在ASIC 205中，并不限定于两个数据实体层电路，随着数据量的增加，数据实体层电路的数目可以更多。
另外，ASIC 205中还包括一锁相回路(PLL)290，其产生DFI时钟(DFIclk)。另外，DFI时钟(DFIclk)经过多个时钟缓冲器(clock buffer)295、296后成为主时钟(Mclk)。换句话说，在ASIC 205中的主时钟(Mclk)与DFI时钟(DFIclk)有相同的频率(frequency)但不同的相位(phase)。
FIFO电路208中包括：指标产生器(point generator)260、指标产生器270、写入数据FIFO缓冲器(Wdata0FIFO)210、写入数据FIFO缓冲器(Wdata1 FIFO)230、读取数据FIFO缓冲器(Rdata0 FIFO)220、读取读取FIFO缓冲器(Rdata1 FIFO)240与指令FIFO缓冲器(CMDFIFO)250。
其中，存储器控制器112根据重置信号RST来控制FIFO电路208。当重置信号RST主张(assert)时，FIFO电路208为重置状态，FIFO电路208不运行。
反之，当重置信号RST解主张(de-assert)时，FIFO电路208开始运行。此时，FIFO电路208中的指标产生器260产生写入指标(Wptr1)，并根据延迟选择信号SELd1来产生读出指标(Rptr1)，用以控制写入数据FIFO缓冲器(Wdata0FIFO)210、写入数据FIFO缓冲器(Wdata1FIFO)230与指令FIFO缓冲器(CMD FIFO)250的运行。再者，FIFO电路208中的指标产生器270产生写入指标(Wptr2)，并根据延迟选择信号SELd2来产生读出指标(Rptr2)，用以控制读取数据FIFO缓冲器(Rdata0 FIFO)220与读取读取FIFO缓冲器(Rdata1 FIFO)240的运行。
根据本发明的实施例，实体层电路114根据DFI时钟(DFIclk)来运行，亦即实体层电路114运行在DFI时钟(DFIclk)域。存储器控制器112根据主时钟(Mclk)来运行，亦即存储器控制器112运行在主时钟(Mclk)域(main clock domain)。
FIFO电路208中的一部分的元件根据主时钟(Mclk)来运行，FIFO电路208中的另一部分的元件根据DFI时钟(DFIclk)来运行。也就是说，FIFO电路208在主时钟(Mclk)域与DFI时钟(DFIclk)域之间进行数据转换。
举例来说，当存储器控制器112欲将写入数据存储至DDR存储器120时，存储器控制器112会根据主时钟(Mclk)产生写入指令与写入数据。而根据主时钟(Mclk)，写入指令输入指令FIFO缓冲器(CMD FIFO)250，写入数据输入写入数据FIFO缓冲器(Wdata0 FIFO)210与写入数据FIFO缓冲器(Wdata1 FIFO)230。
接着，根据DFI时钟(DFIclk)，指令FIFO缓冲器(CMD FIFO)250、写入数据FIFO缓冲器(Wdata0 FIFO)210与写入数据FIFO缓冲器(Wdata1 FIFO)230会输出写入指令与写入数据，并分别传送至实体层电路114中的指令实体层电路(CMD PHY)133、数据实体层电路(Data0 PHY)131与数据实体层电路(Data1 PHY)132。之后，指令实体层电路(CMD PHY)133会将写入指令经由存储器总线122传送至DDR存储器120。再者，两个数据实体层电路(Data0PHY与Data1 PHY)131会将写入数据经由存储器总线122传送至DDR存储器120。因此，DDR存储器120即根据写入指令将写入数据存储至DDR存储器120。
当存储器控制器112欲由DDR存储器120取得读取数据时，存储器控制器112会根据主时钟(Mclk)产生读取指令，并输入指令FIFO缓冲器(CMD FIFO)250。接着，根据DFI时钟(DFIclk)，指令FIFO缓冲器(CMD FIFO)250输出读取指令至实体层电路114中的指令实体层电路(CMD PHY)133。之后，指令实体层电路(CMD PHY)133会将读取指令经由存储器总线122传送至DDR存储器120。
再者，DDR存储器120根据读取指令所输出的读取数据经由存储器总线122传递至实体层电路144中的两个数据实体层电路(Data0 PHY与Data1 PHY)131。接着，根据DFI时钟(DFIclk)，两个数据实体层电路(Data0 PHY与Data1 PHY)131将读取数据输入读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1 FIFO)240。之后，根据主时钟(Mclk)，读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1 FIFO)240输出读取数据至存储器控制器112。
根据本发明的实施例，指标产生260用来控制写入数据FIFO缓冲器(Wdata0 FIFO)210、写入数据FIFO缓冲器(Wdata1 FIFO)230与指令FIFO缓冲器(CMD FIFO)250。而指标产生270用来控制读取数据FIFO缓冲器(Rdata0 FIFO)220与读取读取FIFO缓冲器(Rdata1FIFO)240。以下详细介绍指标产生器260与FIFO缓冲器210、230与250的电路及其运行关系。
请参照图3A与图3B，其所示出为指标产生器260及其相关信号示意图。指标产生器260包括：控制电路310、环计数器(ring counter)312、314。控制电路310接收重置信号RST与延迟信号SELd1，并分别产生重置信号RSTa与RSTb至环计数器312与314。其中，环计数器312根据第一参考时钟(CLK1)来产生写入指标(Wptr1)，环计数器314根据第二参考时钟(CLK2)来产生读出指标(Rptr1)。
当存储器控制器112产生写入指令、读取指令、或者写入数据至DDR存储器120时，第一参考时钟(CLK1)即为主时钟(Mclk)，第二参考时钟(CLK2)即为DFI时钟(DFIclk)。
根据本发明的实施例，当重置信号RST主张(assert)时，控制电路310亦主张重置信号RSTa、RSTb。因此，环计数器312、314未开始计数。当重置信号RST解主张(de-assert)时，控制电路310先解主张(de-assert)重置信号RSTa。之后，控制电路310根据延迟信号SELd1来解主张(de-assert)重置信号RSTb。因此，环计数器312、314开始计数，并分别产生写入指标(Wptr1)与读出指标(Rptr1)。
如图3B所示，于时间点ta之前，重置信号RST被主张(低电平)，且重置信号RSTa、RSTb亦被主张(低电平)。因此，环计数器312、314未开始计数。
于时间点ta时，重置信号RST被解主张(高电平)。因此，控制电路310于时间点tb时解主张重置信号RSTa，并于时间点tc时解主张重置信号RSTb。其中，重置信号RSTb的解主张时间点tc在重置信号RSTa的解主张时间点tb之后，且延迟信号SELd1可以调整重置信号RSTb被解主张的时间点。
举例来说，如图3B所示，假设延迟信号SELd1为“1”(SELd1＝“1”)时，重置信号RSTb于时间点tc被解主张。假设延迟信号SELd1为“0”(SELd1＝“0”)时，重置信号RSTb于时间点tc’被解主张，且时间点tc’与时间点tc之间相差一个第二参考时钟(CLK2)周期(one CLK2cycle)。同理，假设延迟信号SELd1为“2”(SELd1＝“2”)时，重置信号RSTb于时间点tc”被解主张且时间点tc与时间点tc”之间相差一个第二参考时钟(CLK2)周期。以下是以重置信号RSTb于时间点tc解主张为例来进行说明。
如图3B所示，当重置信号RSTa于时间点tb解主张时，环计数器312根据主时钟(Mclk)开始由0至2持续循环地计数并输出写入指标(Wptr1)。再者，当重置信号RSTb于时间点tc解主张时，环计数器314根据DFI时钟(DFIclk)开始由0至2持续循环地计数并输出读取指标(Rptr1)。
由以上的说明可知，指标产生器260接收存储器控制器112所输出的重置信号RST与延迟信号SELd1。当重置信号RST解主张(de-assert)时，指标产生器260根据第一参考时钟(CLK1)产生写入指标(Wptr1)，且指标产生器260根据第二参考时钟(CLK2)与延迟信号(SELd1)产生读取指标(Rptr1)。
请参照图3C与图3D，其所示出为FIFO缓冲器与相关信号示意图。此FIFO缓冲器适用于写入数据FIFO缓冲器(Wdata0 FIFO)210、写入数据FIFO缓冲器(Wdata1 FIFO)230以及指令FIFO缓冲器(CMD FIFO)250。
FIFO缓冲器包括选择电路320、322、存储电路323、325、327、329。其中，存储电路323、325、327根据第一参考时钟(CLK1)运行，存储电路329根据第二参考时钟(CLK2)来运行。
选择电路320接收数据信号D1i与写入指标(Wptr1)，并连接至存储电路323、325、327的输入端。而根据写入指标(Wptr1)的数值，选择电路320将数据信号D1i输入对应的输入存储电路323、325、327。其中，数据信号D1i可为指令信号或者写入数据。
再者，选择电路322连接至存储电路323、325、327的输出端S0～S2以及存储电路329的输入端。而选择电路322根据读取指标(Rptr1)的数值，将存储电路323、325、327输出端S0～S2的数据输出至存储电路329，使得存储电路329产生数据信号D1o。
在图3D中，重置信号RST、RSTa、RSTb、写入指标(Wpt1r)与读取指标(Rptr1)的运行情形相同于图3B，此处不再赘述。
于时间点t1的主时钟(Mclk)上升缘，写入指标Wptr1为数值“0”，数据信号D1i的内容为“A”。因此，数据信号D1i的内容“A”被输入至存储电路323，使得存储电路323的输出信号S0为“A”。如图3D所示，经过主时钟(Mclk)的三个周期后(3Mclk cycles)，写入指标Wptr1再次为数值“0”时，存储电路323中的内容“A”才会被内容“D”所取代，并依此类推。
于时间点t2的主时钟(Mclk)上升缘，写入指标Wptr1为数值“1”，数据信号D1i的内容为“B”。因此，数据信号D1i的内容“B”被输入至存储电路325，使得存储电路325的输出信号S1为“B”。如图3D所示，经过主时钟(Mclk)的三个周期后(3Mclk cycles)，写入指标Wptr1再次为数值“1”时，存储电路325中的内容“B”才会被内容“E”所取代，并依此类推。
于时间点t3的主时钟(Mclk)上升缘，写入指标Wptr1为数值“2”，数据信号D1i的内容为“C”。因此，数据信号D1i的内容“C”被输入至存储电路327，使得存储电路327的输出信号S2为“C”。如图3D所示，经过主时钟(Mclk)的三个周期后(3Mclk cycles)，写入指标Wptr1再次为数值“2”时，存储电路327中的内容“C”才会被内容“F”所取代，并依此类推。
由以上的说明可知，存储电路323～325中的输出信号S0～S2的数据有效时间(data valid time)为主时钟Mclk的三个周期(3Mclk cycles)。
于时间点t4的DFI时钟(DFIclk)上升缘，读取指标Rptr1为数值“0”，存储电路323的输出信号S0为“A”。因此，存储电路323输出信号S0的内容“A”被输入至存储电路329，使得存储电路329的数据信号D1o为“A”。
于时间点t5的DFI时钟DFIclk上升缘，读取指标Rptr1为数值“1”，存储电路325的输出信号S1为“B”。因此，存储电路325输出信号S1的内容“B”被输入至存储电路329，使得存储电路329的数据信号D1o为“B”。
于时间点t6的DFI时钟DFIclk上升缘，读取指标Rptr1为数值“2”，存储电路327的输出信号S2为“C”。因此，存储电路327输出信号S2的内容“C”被输入至存储电路329，使得存储电路329的数据信号D1o为“C”。如此类推，数据信号D1o的内容会依序为“D”、“E”、“F”等等。
由以上的说明可知，由于存储电路329根据DFI时钟(DFIclk)来运行，因此数据信号D1o与DFI时钟(DFIclk)同步。因此，FIFO电路208可在主时钟(Mclk)域与DFI时钟(DFIclk)域之间进行数据转换，以维持写入指令与写入数据之间特定的时序(timingsequence)关系。
再者，本发明的指标产生器270与指标缓冲器260具有相同的结构与运行方式，但是接收不同的信号。相同地，本发明的所有FIFO缓冲器210～250的结构也相同。以下仅介绍标产生器270、读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1FIFO)240的连接关系，不再赘述其运行方式。
请参照图4A其所示出为指标产生器270。其中，指标产生270用来控制读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1 FIFO)240。
指标产生器270与指标产生器260的差异在于，第一参考时钟(CLK1)为DFI时钟(DFIclk)，第二参考时钟(CLK2)为主时钟(Mclk)。
在指标产生器270中，控制电路360接收重置信号RST与延迟信号SELd2，并分别产生重置信号RSTa与RSTb至环计数器362与364。其中，环计数器362根据第一参考时钟(CLK1)来产生写入指标(Wptr2)，环计数器364根据第二参考时钟(CLK2)来产生读出指标(Rptr2)。
请参照图4B，其所示出为FIFO缓冲器与相关信号示意图。此FIFO缓冲器适用于读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1 FIFO)240。
FIFO缓冲器包括选择电路370、372、存储电路373、375、377、379。其中，存储电路373、375、377根据第一参考时钟(CLK1)运行，存储电路379根据第二参考时钟(CLK2)来运行。
选择电路370接收数据信号D2i与写入指标(Wptr2)，并连接至存储电路373、375、377的输入端。而根据写入指标(Wptr2)的数值，选择电路370将数据信号D2i输入对应的输入存储电路373、375、377。其中，数据信号D2i可为读取数据。
再者，选择电路372连接至存储电路373、375、377的输出端S0～S2以及存储电路379的输入端。而选择电路372根据读取指标(Rptr2)的数值，将存储电路373、375、377输出端S0～S2的数据输出至存储电路379，使得存储电路379产生数据信号D2o。。
请参照图5A至图5C，其所示出为本发明FIFO电路中指标产生器与FIFO缓冲器的详细电路与相关信号示意图。以下的说明以指标产生器260为例来说明，而FIFO缓冲器适用于写入数据FIFO缓冲器(Wdata0 FIFO)210、写入数据FIFO缓冲器(Wdata1 FIFO)230与指令FIFO缓冲器(CMD FIFO)250。再者，指标产生器270、读取数据FIFO缓冲器(Rdata0 FIFO)220与读取数据FIFO缓冲器(Rdata1 FIFO)240的结构与功能类似，此处不再赘述。
另外，这些电路仅是本发明的一实施利，并非用以限定本发明，在此领域的技术人员可以设计功能类似的指标产生器与FIFO缓冲器来实现本发明的目的。
如图5A所示，指标产生器260中的控制电路310包括：多个D型触发器(D flipflop)401～417与一多工器(multiplexer)420。其中，D型触发器401～405的时钟输入端接收第一参考时钟(CLK1)，D型触发器411～417的时钟输入端接收第二参考时钟(CLK2)。其中，第一参考时钟(CLK1)为主时钟(Mclk)，第二参考时钟(CLK2)为DFI时钟(DFIclk)。
D型触发器401、402的重置端(reset terminal)接收重置信号RST。D型触发器401的输入端接收高电平“Hi”，D型触发器401的输出端产生重置信号ra_1。D型触发器402的输入端接收重置信号ra_1，输出端产生重置信号ra_2。
D型触发器403～405的重置端接收重置信号ra_2。D型触发器403的输入端接收高电平“Hi”，D型触发器403的输出端产生重置信号ra_3。D型触发器404的输入端接收重置信号ra_3，输出端产生重置信号ra_4。D型触发器405的输入端接收重置信号ra_4，输出端产生重置信号RSTa。
D型触发器411、412的重置端接收重置信号ra_2。D型触发器411的输入端接收高电平“Hi”，D型触发器411的输出端产生重置信号rb_1。D型触发器412的输入端接收重置信号rb_1，输出端产生重置信号rb_2。
D型触发器413～417的重置端接收重置信号rb_2。D型触发器413的输入端接收高电平“Hi”，D型触发器413的输出端产生重置信号rb_3。D型触发器414的输入端接收重置信号rb_3，输出端产生重置信号rb_4。D型触发器415的输入端接收重置信号rb_4，输出端产生重置信号rb_5。D型触发器416的输入端接收重置信号rb_5，输出端产生重置信号rb_6。
多工器420的选择端接收延迟信号SELd1，第一输入端接收重置信号rb_3，第二输入端接收重置信号rb_4，第三输入端接收重置信号rb_5，第四输入端接收重置信号rb_6。根据延迟信号SELd，重置信号rb_3、重置信号rb_4、收重置信号rb_5、收重置信号rb_6其中的一个由多工器420的输出端输出。再者，D型触发器414的输入端连接至多工器420的输出端，输出端产生重置信号RSTb。
再者，环计数器312根据第一参考时钟(CLK1)来产生写入指标(Wptr1)，环计数器314根据第二参考时钟(CLK2)来产生读出指标(Rptr1)。基本上，本发明并不限定环计数器312、314的实际电路，在此领域的技术人员可以利用设计出各种的环计数器来实现本发明。
请参照图5B其所示出为FIFO缓冲器示意图。选择电路320中包括及闸451～453。及闸451的一输入端接收数据信号D1i，另一输入端于写入指标的数值为“0”(Wptr1＝“0”)时动作。及闸452的一输入端接收数据信号D1i，另一输入端于写入指标的数值为“1”(Wptr1＝“1”)时动作。及闸453的一输入端接收数据信号D1i，另一输入端于写入指标的数值为“2”(Wptr1＝“2”)时动作。
D型触发器423～429做为存储电路。其中，D型触发器423～427的时钟端接收第一参考时钟CLK1，D型触发器423～427的重置端接收重置信号ra_2。D型触发器429的时钟端接收第二参考时钟CLK2，D型触发器429的重置端接收重置信号rb_2。再者，图5B中的D型触发器423～429也可以直接接高电平，使得D型触发器423～429不会被重置而持续在运行。
再者，D型触发器423的输入端连接至及闸451的输出端，D型触发器423的输出端产生输出信号S0。D型触发器425的输入端连接至及闸452的输出端，D型触发器425的输出端产生输出信号S1。D型触发器427的输入端连接至及闸453的输出端，D型触发器427的输出端产生输出信号S2。
多工器422做为选择电路。多工器422的第一输入端接收输出信号S0、第二输入端接收输出信号S1、第三输入端接收输出信号S2、选择端接收读取指标Rptr1。再者，D型触发器429的输入端连接至多工器422的输出端，D型触发器429的输出端产生数据信号D1o。
如图5C所示，当重置信号RST解主张(高电平)时。每经过一个第一参考时钟CLK1周期，依序解主张重置信号ra_1、ra_2、ra_3、ra-_4与RSTa。同理，当重置信号ra_2解主张(高电平)时。每经过一个第二参考时钟CLK2周期，依序解主张重置信号rb_1、rb_2、rb_3、rb-_4、rb_5与rb_6。
再者，根据第一参考时钟CLK1，选择电路320根据写入指标(Wptr1)，将数据信号D1i输入对应的输入存储电路423、425、427。因此，D型触发器423产生内容“A”的输入输出信号S0、D型触发器425产生内容“B”的输入输出信号S1、D型触发器427产生内容“C”的输入输出信号S2，并随着写入指标(Wptr1)的改变而依此类推。
再者，根据读取指标(Rptr1)的数值以及延迟信号SELd1，选择电路322将存储电路323、325、327输出端S0～S2的数据输出至存储电路329，使得存储电路329产生数据信号D1o。
举例来说，当延迟信号SELd1为数值“0”(SELd1＝“0”)时，重置信号RSTb与重置信号rb_4同相位。因此，根据第二参考时钟CLK2于时间点ta、tb、tc的上升缘，D型触发器429会依序接收输出信号S0、S1、S2的内容“A”、“B”、“C”并依此类推。
再者，当延迟信号SELd1为数值“1”(SELd1＝“1”)时，重置信号RSTb与重置信号rb_5同相位。因此，根据第二参考时钟CLK2于时间点tb、tc、td的上升缘，D型触发器429会依序接收输出信号S0、S1、S2的内容“A”、“B”、“C”并依此类推。
另外，当延迟信号SELd1为数值“2”(SELd1＝“2”)时，重置信号RSTb与重置信号rb_6同相位。因此，根据第二参考时钟CLK2于时间点tc、td、te的上升缘，D型触发器429会依序接收输出信号S0、S1、S2的内容“A”、“B”、“C”并依此类推。
换言之，延迟信号SELd1可以适当的调整读取指标(Rptr1)产生的时间点，以控制数据信号D1i与数据信号D1o之间的延迟时间。也就是说，适当地调整延迟信号SELd1可以使得FIFO电路208在第一参考时钟(CLK1)域与第二参考时钟(CLK2)域之间进行数据转换时，确保数据信号D1i与数据信号D1o的正确性，并维持写入指令与写入数据之间特定的时序(timing sequence)关系。
由以上的说明可知，本发明提出一种运用于双倍数据率存储器系统的先进先出电路，使得存储器控制器112与实体层电路114运行在不同的时钟域。如此，可以解决现有存储器控制器112与实体层电路114运行在相同时钟域所造成的问题。
再者，本发明的环计数器312、314以计数0～2来进行说明。然而，本发明并不限定于此，在此技术领域的计数人员也可以修改环计数器的计数值来实现本发明的目的。举例来说，环计数器可以计数0～3。此时，利用一个1对4的选择电路、五个存储电路以及一个四对一的选择电路即可组合成FIFO缓冲器。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (14)

1.一种先进先出电路，连接于一存储器控制器与一实体层电路之间，该先进先出电路包括：
一指标产生器，接收该存储器控制器所输出的一第一重置信号与一延迟信号，其中于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及
一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据。
2.如权利要求1所述的先进先出电路，其中该指标产生器包括：
一控制电路接收该第一重置信号与该延迟信号，其中当该第一重置信号解主张后，该控制电路先解主张一第二重置信号，之后再根据该延迟信号来解主张一第三重置信号；
一第一环计数器，接收该第二重置信号与该第一参考时钟，其中当该第二重置信号解主张时，该第一环计数器根据该第一参考时钟产生计数值做为该写入指标；以及
一第二环计数器，接收该第三重置信号与该第二参考时钟，其中当该第三重置信号解主张时，该第二环计数器根据该第二参考时钟产生计数值做为该读取指标。
3.如权利要求2所述的先进先出电路，其中该控制电路包括：
一第一D型触发器，具有一输入端接收一第一电平，一时钟端接收该第一参考时钟，一重置端接收该第一重置信号；
一第二D型触发器，具有一输入端连接至该第一D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端接收该第一重置信号；
一第三D型触发器，具有一输入端接收该第一电平，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的一输出端；
一第四D型触发器，具有一输入端连接至该第三D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的该输出端；
一第五D型触发器，具有一输入端连接至该第四D型触发器的一输出端，一时钟端接收该第一参考时钟，一重置端连接至该第二D型触发器的该输出端，以及一输出端产生该第二重置信号；
一第六D型触发器，具有一输入端接收该第一电平，一时钟端接收该第二参考时钟，一重置端连接至该第二D型触发器的该输出端；
一第七D型触发器，具有一输入端连接至该第六D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第二D型触发器的该输出端；
一第八D型触发器，具有一输入端接收该第一电平，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的一输出端；
一第九D型触发器，具有一输入端连接至该第八D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；
一第十D型触发器，具有一输入端连接至该第九D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；
一第十一D型触发器，具有一输入端连接至该第十D型触发器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端；
一多工器，具有四输入端连接至该第八D型触发器的该输出端、该第九D型触发器的该输出端、该第十D型触发器的该输出端与该第十一D型触发器的该输出端；以及
一第十二D型触发器，具有一输入端连接至该多工器的一输出端，一时钟端接收该第二参考时钟，一重置端连接至该第七D型触发器的该输出端，以及一输出端产生该第三重置信号。
4.如权利要求2所述的先进先出电路，其中该先进先出缓冲器包括：
一第一及闸，具有一第一输入端接收该输入数据，一第二输入端于该写入指标为一第一数值时动作；
一第二及闸，具有一第一输入端接收该输入数据，一第二输入端于该写入指标为一第二数值时动作；
一第三及闸，具有一第一输入端接收该输入数据，一第二输入端于该写入指标为一第三数值时动作；
一第一D型触发器，具有一输入端连接至该第一及闸的一输出端，一时钟端接收该第一参考时钟；
一第二D型触发器，具有一输入端连接至该第二及闸的一输出端，一时钟端接收该第一参考时钟；
一第三D型触发器，具有一输入端连接至该第三及闸的一输出端，一时钟端接收该第一参考时钟；
一多工器，具有一选择端接收该延迟信号，并具有三输入端连接至该第一D型触发器的一输出端、该第二D型触发器的一输出端与该第三D型触发器的一输出端；以及
一第四D型触发器，具有一输入端连接至该多工器的一输出端，一时钟端接收该第二参考时钟，以及一输出端产生该输出数据。
5.如权利要求2所述的先进先出电路，其中该先进先出缓冲器包括：
一第一选择电路，接收该输入数据与该写入指标；
一第一存储电路，连接至该第一选择电路的一第一输出端并接收该第一参考时钟；
一第二存储电路，连接至该第一选择电路的一第二输出端并接收该第一参考时钟；
一第三存储电路，连接至该第一选择电路的一第三输出端并接收该第一参考时钟，其中该第一选择电路根据该写入指标，将该输入数据对应地输入该第一存储电路、该第二存储电路与该第三存储电路其中之一；
一第二选择电路，接收该读取指标并连接至该第一存储电路的输出端、该第二存储电路的输出端以及该第三存储电路的输出端；以及
一第四存储电路，接收该第二参考时钟并连接至该第二选择电路的输出端，其中该第二选择电路根据该读取指标，将该第一存储电路、该第二存储电路与该第三存储电路的内容其中之一输入该第四存储电路，使得该第四存储电路产生该输出数据。
6.如权利要求5所述的先进先出电路，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该存储器控制器所产生的一指令信号，该先进先出缓冲器为一指令先进先出缓冲器，且该第一参考时钟为该主时钟，该第二参考时钟为该存储器与实体层接口时钟。
7.如权利要求5所述的先进先出电路，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该存储器控制器所产生的一写入数据，该先进先出缓冲器为一写入数据先进先出缓冲器，且该第一参考时钟为该主时钟，该第二参考时钟为该存储器与实体层接口时钟。
8.如权利要求5所述的先进先出电路，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该实体层电路所产生的一读取数据，该先进先出缓冲器为一读取数据先进先出缓冲器，且该第一参考时钟为该存储器与实体层接口时钟，该第二参考时钟为该主时钟。
9.一种双倍数据率存储器系统，包括一特殊应用集成电路连接至一双倍数据率存储器，该特殊应用集成电路包括一先进先出电路，连接于一存储器控制器与一实体层电路之间，其中该先进先出电路包括：
一指标产生器，接收该存储器控制器所输出的一第一重置信号与一延迟信号，其中，于该第一重置信号解主张后，该指标产生器根据一第一参考时钟产生一写入指标，且该指标产生器根据一第二参考时钟与该延迟信号产生一读取指标；以及
一先进先出缓冲器，根据该第一参考时钟以及该写入指标，将一输入数据存储至该先进先出缓冲器，并根据该第二参考时钟以及该读取指标来产生一输出数据。
10.如权利要求9所述的双倍数据率存储器系统，其中该指标产生器包括：
一控制电路接收该第一重置信号与该延迟信号，其中当该第一重置信号解主张后，该控制电路先解主张一第二重置信号，之后再根据该延迟信号来解主张一第三重置信号；
一第一环计数器，接收该第二重置信号与该第一参考时钟，其中当该第二重置信号解主张时，该第一环计数器根据该第一参考时钟产生计数值做为该写入指标；以及
一第二环计数器，接收该第三重置信号与该第二参考时钟，其中当该第三重置信号解主张时，该第二环计数器根据该第二参考时钟产生计数值做为该读取指标。
11.如权利要求10所述的双倍数据率存储器系统，其中该先进先出缓冲器包括：
一第一选择电路，接收该输入数据与该写入指标；
一第一存储电路，连接至该第一选择电路的一第一输出端并接收该第一参考时钟；
一第二存储电路，连接至该第一选择电路的一第二输出端并接收该第一参考时钟；
一第三存储电路，连接至该第一选择电路的一第三输出端并接收该第一参考时钟，其中该第一选择电路根据该写入指标，将该输入数据对应地输入该第一存储电路、该第二存储电路与该第三存储电路其中之一；
一第二选择电路，接收该读取指标并连接至该第一存储电路的输出端、该第二存储电路的输出端以及该第三存储电路的输出端；以及
一第四存储电路，接收该第二参考时钟并连接至该第二选择电路的输出端，其中该第二选择电路根据该读取指标，将该第一存储电路、该第二存储电路与该第三存储电路的内容其中之一输入该第四存储电路，使得该第四存储电路产生该输出数据。
12.如权利要求11所述的双倍数据率存储器系统，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该存储器控制器所产生的一指令信号，该先进先出缓冲器为一指令先进先出缓冲器，且该第一参考时钟为该主时钟，该第二参考时钟为该存储器与实体层接口时钟。
13.如权利要求11所述的双倍数据率存储器系统，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该存储器控制器所产生的一写入数据，该先进先出缓冲器为一写入数据先进先出缓冲器，且该第一参考时钟为该主时钟，该第二参考时钟为该存储器与实体层接口时钟。
14.如权利要求11所述的双倍数据率存储器系统，其中该存储器控制器运行于一主时钟，该实体层电路运行于一存储器与实体层接口时钟，该输入数据为该实体存电路所产生的一读取数据，该先进先出缓冲器为一读取数据先进先出缓冲器，且该第一参考时钟为该存储器与实体层接口时钟，该第二参考时钟为该主时钟。
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