CN110416284A - 一种沟槽型半导体功率器件终端保护结构及功率器件 - Google Patents
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Abstract
一种沟槽型半导体功率器件终端保护结构及功率器件，其功率器件结构包括第一导电类型衬底、第一导电类型缓冲层、第一导电类型漂移区，且在第一导电类型漂移区内设有原胞区和终端保护区，在原胞区外部设有主分压环、次分压环和第一导电类型截止环，在分压环的下方设有第二导电类型屏蔽保护层，该结构特征在于，在相邻的分压环之间设有第二导电类型阱区，且各分压环与第二导电类型阱区之间由第一导电类型漂移区隔离，该结构在形成耗尽层辅助耐压的同时，可以避免相邻分压环之间的电位影响，有效减小了分压环氧化层中的电场强度，提升了终端保护结构的耐压能力，且该结构与原有的制造工艺兼容，在保持成本不变的情况下提高了器件的整体性能。
Description
技术领域
本发明属于功率半导体器件结构设计及制造技术领域，具体而言，本发明主要涉及一种沟槽型半导体功率器件终端保护结构及功率器件的设计和制造。
背景技术
功率半导体器件终端对于整体器件结构具有重要作用，在沟槽型功率半导体器件不断发展成熟的过程中，与其工艺相兼容的沟槽型终端保护结构也得到了发展和广泛应用。现今国内外功率MOS器件的竞争也越来越激烈，降低器件的成本、提高器件的性能及可靠性也越来越迫切，在不影响性能的前提下，减少器件制造工艺中的光刻次数和缩小芯片的尺寸是降低器件成本的两个重要手段，将沟槽型终端应用于沟槽型器件符合这样的原则。现有的沟槽型终端保护结构，往往会在相邻的两个分压环之间，形成一个半导体阱区，该半导体阱区在水平方向上与分压环的氧化层侧壁相抵，在垂直方向上与漂移区的半导体材料形成耗尽层，以此提升终端结构的耐压能力。但该传统结构存在一定的缺陷，由于半导体阱区在水平方向上与两侧分压环的氧化层侧壁都相抵，导致相邻分压环的电位会相互影响，最终使得氧化层侧壁中的电场强度增大，减弱了终端保护结构的耐压能力。
发明内容
本发明针对上述问题，提供了一种能够提高终端保护区整体反向耐压能力的沟槽型半导体功率器件终端保护结构及功率器件，该结构既可以与有源区沟槽制作的工艺步骤兼容，不增加制造成本。
本发明采用如下技术方案：
本发明所述的一种沟槽型半导体功率器件终端保护结构，包括：第一导电类型衬底、在第一导电类型衬底上设有第一导电类型缓冲层，在第一导电类型缓冲层上设有第一导电类型漂移区，在第一导电类型漂移区内设有原胞区，在原胞区的外部设有主分压环，在主分压环外部设有至少一个次分压环，在最外侧的次分压环的外部设有第一导电类型截止环，在主分压环及各次分压环的下方分别设有第二导电类型屏蔽保护层，在第一导电类型漂移区的表面覆盖有氧化层，在主分压环与相邻于主分压环的次分压环之间以及相邻次分压环之间设有第二导电类型阱区，并且，位于主分压环与相邻于主分压环的次分压环之间的第二导电类型阱区与主分压环之间由第一导电类型漂移区隔离，位于相邻次分压环之间的第二导电类型阱区与相邻次分压环中的内侧次分压环之间由第一导电类型漂移区隔离。
本发明所述的一种沟槽型半导体功率器件，包括：沟槽型半导体功率器件终端保护结构，所述沟槽型半导体功率器件终端保护结构包括：第一导电类型衬底、在第一导电类型衬底设有第一导电类型缓冲层，在第一导电类型缓冲层上设有第一导电类型漂移区，在第一导电类型漂移区内设有原胞区，在原胞区的外部设有主分压环，在主分压环外部设有至少一个次分压环，在最外侧的次分压环的外部设有第一导电类型截止环，在主分压环及各次分压环的下方分别设有第二导电类型屏蔽保护层，在第一导电类型漂移区的表面覆盖有氧化层，在所述原胞区内设有沟槽型半导体功率器件，在主分压环与相邻于主分压环的次分压环之间以及相邻次分压环之间设有第二导电类型阱区，并且，位于主分压环与相邻于主分压环的次分压环之间的第二导电类型阱区与主分压环之间由第一导电类型漂移区隔离，位于相邻次分压环之间的第二导电类型阱区与相邻次分压环中的内侧次分压环之间由第一导电类型漂移区隔离。
与现有的技术相比，本发明具有如下特点及其优点：
(1)该终端保护结构在分压环之间形成的第二导电类型阱区，与相邻分压环之间存在第一导电类型漂移区。
在传统结构中，如图1所示，相邻分压环之间会采取第二导电类型注入充满整个间隙的方法形成第二导电类型阱区，该结构虽然可以向下扩展耗尽层，辅助第一导电类型漂移区耗尽，但第二导电类型阱区未在水平方向产生耗尽层，未被耗尽的第二导电类型阱区不产生压降，由于第二导电类型阱区与分压环直接相连，使第二导电类型阱区右侧的分压环侧壁电势被第二导电类型阱区左侧分压环的电势拉低，导致第二导电类型阱区右侧分压环的左侧壁氧化层两侧电势差增大，从而增强了侧壁氧化层中的电场强度，降低了终端保护结构的耐压能力。
在本发明的结构中，如图2或图6所示，第二导电类型阱区与左右两侧的沟槽型分压环之间存在第一导电类型漂移区，第二导电类型阱区在向下与第一导电类型漂移区形成耗尽层的同时，也在水平方向与第一导电类型漂移区形成耗尽层，承担了水平方向的电压降，由于相邻分压环之间被耗尽层阻隔，使得左侧分压环对右侧分压环的电势影响大幅减小，从而在相同耐压的条件下有效降低了第二导电类型阱区右侧分压环中的左侧壁氧化层电场强度，提高了终端保护区整体的反向耐压能力。在实际应用中，氧化层中的电场强度对器件整体结构的耐压能力有着重要影响。
图3所示为沿图1中AA’线和图2中BB’线的电场强度分布曲线，可见在同样的外部条件下，本发明所述实施例2终端保护结构第二导电类型阱区右侧分压环的左侧壁氧化层电场强度远小于传统结构中相同位置的电场强度，与设计的预期相符。
图7所示为沿图1中AA’线和图6中CC’线的电场强度分布曲线，可见在同样的外部条件下，本发明所述实施例1终端保护结构第二导电类型阱区右侧分压环的左侧壁氧化层电场强度远小于传统结构中相同位置的电场强度，与设计的预期相符。
(2)该终端保护结构中所有沟槽底部都设有第二导电类型屏蔽保护层，第二导电类型屏蔽保护层与第一导电类型漂移区形成耗尽层，耗尽层会承受电压降，降低沟槽拐角和底部的电场强度，保护沟槽底部和沟槽拐角，提高终端保护区整体的反向耐压能力。
(3)该终端保护结构中主分压环中多晶硅源极与沟槽底部第二导电类型屏蔽层直接接触形成欧姆接触，在工作时，源极金属接低电位，使沟槽底部的第二导电类型屏蔽层电位始终与源极相同，从而与第一导电类型漂移区充分耗尽，提高了终端保护区整体的反向耐压能力。
(4)该终端保护结构制造方法与沟槽型器件有源区制造方法兼容，无需额外的制造工艺步骤，在不增加器件制造的成本的前提下增加了沟槽器件的整体反向耐压能力。
附图说明：
图1为常规的终端保护结构示意图；
图2为本发明所述实施例2的终端保护结构示意图；
图3为常规终端保护结构与实施例2所述终端保护结构的电场强度对比曲线(X为沿图1中AA’线和图2中BB’线的水平坐标)；
图4为本发明所述实施例2的终端保护结构俯视图；
图5为本发明所述实施例2的终端保护结构立体示意图(图4中CDEF虚线框区域)；
图6为本发明所述实施例1的终端保护结构示意图；
图7为常规终端保护结构与实施例1所述终端保护结构的电场强度对比曲线(X为沿图1中AA’线和图6中CC’线的水平坐标)；
图8～图13为本发明终端保护结构的器件制造步骤示意图；
其中：1.第一导电类型衬底；2.第一导电类型缓冲层；3.第一导电类型漂移区；4.主分压环；5.次分压环；6.第一导电类型截止环；7.绝缘氧化层；8.多晶硅场板；9.金属漏电极；10.第二导电类型屏蔽保护层；11.多晶硅浮空场板；12.第二导电类型阱区；13.有源区沟槽；14.第二导电类型基区；15.第二导电类型源接触区；16.第一导电类型源区17.多晶硅栅电极；18.有源区第二导电类型屏蔽保护层；19.原胞区；20.多晶硅源电极
具体实施方式：
实施例1
一种沟槽型半导体功率器件终端保护结构，包括：第一导电类型衬底1、在第一导电类型衬底1上设有第一导电类型缓冲层2，在第一导电类型缓冲层2上设有第一导电类型漂移区3，在第一导电类型漂移区3内设有原胞区19，在原胞区19的外部设有主分压环4，在主分压环4外部设有至少一个次分压环5，在最外侧的次分压环5的外部设有第一导电类型截止环6，在主分压环4及各次分压环5的下方分别设有第二导电类型屏蔽保护层10，在第一导电类型漂移区3的表面覆盖有氧化层，在主分压环4与相邻于主分压环4的次分压环5之间以及相邻次分压环5之间设有第二导电类型阱区12，并且，位于主分压环4与相邻于主分压环4的次分压环5之间的第二导电类型阱区12与主分压环4之间由第一导电类型漂移区3隔离，位于相邻次分压环5之间的第二导电类型阱区12与相邻次分压环5中的内侧次分压环5之间由第一导电类型漂移区3隔离。在最外侧的次分压环5与第一导电类型截止环6之间设有第二导电类型阱区12，并且，第二导电类型阱区12与最外侧的次分压环5相抵；次分压环5和截止环6数量可视实际需求而定。所述主分压环4包括内壁上设有绝缘氧化层7的沟槽并在其中填充多晶硅以形成多晶硅场板8，主分压环4中多晶硅场板8与主分压环4下方的第二导电类型屏蔽保护层10直接相连形成欧姆接触，所述次分压环5包括内壁及底部均设有绝缘氧化层7的沟槽并在其中填有作为多晶硅浮空场板11的多晶硅。位于主分压环4与相邻于主分压环4的次分压环5之间的第二导电类型阱区12与其中的次分压环5相抵，位于相邻次分压环5之间的第二导电类型阱区12与相邻次分压环5中的外侧次分压环5相抵。第一导电类型为n型，第二导电类型为p型，或者，第一导电类型为p型，第二导电类型为n型，进一步地，D型导电类型为掺杂III族元素的碳化硅，n型导电类型为掺杂V族元素的碳化硅。第二导电类型阱区12与主分压环4及相邻于主分压环4的次分压环5之间的距离为0.9μm～1.1μm，在第二导电类型阱区12与两侧次分压环5之间的距离为0.9μm～1.1μm，第二导电类型阱区12的掺杂浓度为1×1017/cm3～5×1017/cm3；所述相邻分压环5的间距为2.2μm～3.4μm，且越靠外侧的分压环5间距越大；第二导电类型屏蔽保护层10的厚度为0.1μm～0.4μm，浓度为5×1018/cm3～2×1019/cm3。
实施例2
实施例2与实施例1只在第二导电类型阱区12位置有所不同，即：位于主分压环4与相邻于主分压环4的次分压环5之间的第二导电类型阱区12与其中的次分压环5之间由第一导电类型漂移区3隔离，位于相邻次分压环5之间的第二导电类型阱区12与相邻次分压环5中的外侧次分压环5之间由第一导电类型漂移区3隔离。
实施例3
一种沟槽型半导体功率器件，包括：沟槽型半导体功率器件终端保护结构，所述沟槽型半导体功率器件终端保护结构包括：第一导电类型衬底1、在第一导电类型衬底1上设有第一导电类型缓冲层2，在第一导电类型缓冲层2上设有第一导电类型漂移区3，在第一导电类型漂移区3内设有原胞区19，在原胞区19的外部设有主分压环4，在主分压环4外部设有至少一个次分压环5，在最外侧的次分压环5的外部设有第一导电类型截止环6，在主分压环4及各次分压环5的下方分别设有第二导电类型屏蔽保护层10，在第一导电类型漂移区3的表面覆盖有氧化层，在所述原胞区19内设有沟槽型半导体功率器件，在主分压环4与相邻于主分压环4的次分压环5之间以及相邻次分压环5之间设有第二导电类型阱区12，并且，位于主分压环4与相邻于主分压环4的次分压环5之间的第二导电类型阱区12与主分压环4之间由第一导电类型漂移区3隔离，位于相邻次分压环5之间的第二导电类型阱区12与相邻次分压环5中的内侧次分压环5之间由第一导电类型漂移区3隔离。在本实施例中，所述主分压环4包括内壁上设有绝缘氧化层7的沟槽并在其中填充多晶硅以形成多晶硅场板8，主分压环4中多晶硅场板8与主分压环4下方的第二导电类型屏蔽保护层10直接相连形成欧姆接触，所述次分压环5包括内壁及底部均设有绝缘氧化层7的沟槽并在其中填有作为多晶硅浮空场板11的多晶硅。所述沟槽型半导体功率器件包括设在第一导电类型漂移区3内的外部包裹有绝缘氧化层7的多晶硅栅电极17，且所述多晶硅栅电极17突出于第一导电类型漂移区3表面，在绝缘氧化层7的底部下方设有有源区第二导电类型屏蔽保护层18，在绝缘氧化层7的外侧设有第二导电类型基区14且所述第二导电类型基区14位于第一导电类型漂移区3的上表面上，在绝缘氧化层7的外侧还设有第一导电类型源区16，在第一导电类型源区16的外侧设有第二导电类型源接触区15，并且，所述第一导电类型源区16及第二导电类型源接触区15位于第二导电类型基区14的上表面上，所述第一导电类型源区16及第二导电类型源接触区15通过多晶硅源电极20与多晶硅场板8连接。
由于第二导电类型阱区主要保护的是分压环的左侧壁氧化层，所以在本发明的两种实施方案都能产生良好的保护效果，第二导电类型阱区在向下与第一导电类型漂移区形成耗尽层的同时，也在水平方向与第一导电类型漂移区形成耗尽层，承担了水平方向的电压降，由于相邻分压环之间被耗尽层阻隔，使得左侧分压环对右侧分压环的电势影响大幅减小，从而在相同耐压的条件下有效降低了第二导电类型阱区右侧分压环中的左侧壁氧化层电场强度，提高了终端保护区整体的反向耐压能力。在实际应用中，氧化层中的电场强度对器件整体结构的耐压能力有着重要影响。
附图8～13包含本发明所述终端保护结构的沟槽型半导体功率器件的制造方法，其步骤为：
步骤1如图8所示，在第一导电类型衬底的表面形成第一导电类型缓冲层，在第一导电类型缓冲层上生长一层第一导电类型外延层漂移区。
步骤2如图9所示，通过第二导电类型注入同时形成有源区中的第二导电类型基区和终端保护区中的第二导电类型阱区。通过第一导电类型注入形成有源区中的第一导电类型源极区域和终端保护区中的第一导电类型截止环；通过第二导电类型注入形成有源区中的第二导电类型源接触区。
步骤3如图10所示，刻蚀漂移区表面，形成有源区沟槽和终端保护区中主分压环沟槽和次分压环沟槽。
步骤4如图11所示，通过第二导电类型注入形成所有分压环下侧的第二导电类型屏蔽保护层。
步骤5如图12所示，在器件表面生长绝缘氧化层，刻蚀氧化层形成沟槽侧壁及沟槽底部的氧化薄层。在所有沟槽内淀积多晶硅，形成多晶硅栅极、主分压环多晶硅场板和次分压环多晶硅浮空场板。
步骤6如图13所示，在器件表面生长绝缘氧化层。去除部分绝缘氧化层，在主分压环上方形成源极接触孔，使源电极与主分压环中多晶硅源极相连。在器件背面淀积漏极金属，形成金属漏电极。
实施例1和实施例2均可以采用该制造方法制造，其区别在于步骤b)中第二导电类型阱区的位置不同。
Claims (11)
1.一种沟槽型半导体功率器件终端保护结构，包括：第一导电类型衬底(1)、在第一导电类型衬底(1)上设有第一导电类型缓冲层(2)，在第一导电类型缓冲层(2)上设有第一导电类型漂移区(3)，在第一导电类型漂移区(3)内设有原胞区(19)，在原胞区(19)的外部设有主分压环(4)，在主分压环(4)外部设有至少一个次分压环(5)，在最外侧的次分压环(5)的外部设有第一导电类型截止环(6)，在主分压环(4)及各次分压环(5)的下方分别设有第二导电类型屏蔽保护层(10)，在第一导电类型漂移区(3)的表面覆盖有氧化层，其特征在于，在主分压环(4)与相邻于主分压环(4)的次分压环(5)之间以及相邻次分压环(5)之间设有第二导电类型阱区(12)，并且，位于主分压环(4)与相邻于主分压环(4)的次分压环(5)之间的第二导电类型阱区(12)与主分压环(4)之间由第一导电类型漂移区(3)隔离，位于相邻次分压环(5)之间的第二导电类型阱区(12)与相邻次分压环(5)中的内侧次分压环(5)之间由第一导电类型漂移区(3)隔离。
2.根据权利要求1所述的沟槽型半导体功率器件终端保护结构，其特征在于，所述主分压环(4)包括内壁上设有绝缘氧化层的沟槽并在其中填充多晶硅以形成多晶硅场板(8)，主分压环(4)中多晶硅场板(8)与主分压环下方的第二导电类型屏蔽保护层(10)直接相连形成欧姆接触，所述次分压环(5)包括内壁及底部均设有绝缘氧化层的沟槽并在其中填有作为多晶硅浮空场板(11)的多晶硅。
3.根据权利要求1所述的沟槽型半导体功率器件终端保护结构，其特征在于，位于主分压环(4)与相邻于主分压环(4)的次分压环(5)之间的第二导电类型阱区(12)与其中的次分压环(5)相抵，位于相邻次分压环(5)之间的第二导电类型阱区(12)与相邻次分压环(5)中的外侧次分压环(5)相抵。
4.根据权利要求1所述的沟槽型半导体功率器件终端保护结构，其特征在于，位于主分压环(4)与相邻于主分压环(4)的次分压环(5)之间的第二导电类型阱区(12)与其中的次分压环(5)之间由第一导电类型漂移区(3)隔离，位于相邻次分压环(5)之间的第二导电类型阱区(12)与相邻次分压环(5)中的外侧次分压环(5)之间由第一导电类型漂移区(3)隔离。
5.根据权利要求1至4中任一权利要求所述的沟槽型半导体功率器件终端保护结构，其特征在于，第一导电类型为n型导电类型，第二导电类型为p型导电类型。
6.根据权利要求1至4中任一权利要求所述的沟槽型半导体功率器件终端保护结构，其特征在于，第一导电类型为p型导电类型，第二导电类型为n型导电类型。
7.根据权利要求4所述沟槽型半导体功率器件终端保护结构，其特征在于，p型导电类型为掺杂III族元素的碳化硅，n型导电类型为掺杂V族元素的碳化硅。
8.根据权利要求4所述沟槽型半导体功率器件终端保护结构，其特征在于，第二导电类型阱区(12)与主分压环(4)及相邻于主分压环(4)的次分压环(5)之间的距离为0.9μm～1.1μm，在第二导电类型阱区(12)与两侧次分压环(5)之间的距离为0.9μm～1.1μm，第二导电类型阱区(12)的掺杂浓度为1×1017/cm3～5×1017/cm3；所述相邻分压环(5)的间距为2.2μm～3.4μm，且越靠外侧的分压环(5)间距越大；第二导电类型屏蔽保护层(10)的厚度为0.1μm～0.4μm，浓度为5×1018/cm3～2×1019/cm3。
9.一种沟槽型半导体功率器件，包括：沟槽型半导体功率器件终端保护结构，所述沟槽型半导体功率器件终端保护结构包括：第一导电类型衬底(1)、在第一导电类型衬底(1)上设有第一导电类型缓冲层(2)，在第一导电类型缓冲层(2)上设有第一导电类型漂移区(3)，在第一导电类型漂移区(3)内设有原胞区(19)，在原胞区(19)的外部设有主分压环(4)，在主分压环(4)外部设有至少一个次分压环(5)，在最外侧的次分压环(5)的外部设有第一导电类型截止环(6)，在主分压环(4)及各次分压环(5)的下方分别设有第二导电类型屏蔽保护层(10)，在第一导电类型漂移区(3)的表面覆盖有氧化层，在所述原胞区(19)内设有沟槽型半导体功率器件，其特征在于，在主分压环(4)与相邻于主分压环(4)的次分压环(5)之间以及相邻次分压环(5)之间设有第二导电类型阱区(12)，并且，位于主分压环(4)与相邻于主分压环(4)的次分压环(5)之间的第二导电类型阱区(12)与主分压环(4)之间由第一导电类型漂移区(3)隔离，位于相邻次分压环(5)之间的第二导电类型阱区(12)与相邻次分压环(5)中的内侧次分压环(5)之间由第一导电类型漂移区(3)隔离。
10.根据权利要求9所述的沟槽型半导体功率器件，其特征在于，所述主分压环(4)包括内壁上设有绝缘氧化层(7)的沟槽并在其中填充多晶硅以形成多晶硅场板(8)，主分压环(4)中多晶硅场板(8)与主分压环(4)下方的第二导电类型屏蔽保护层(10)直接相连形成欧姆接触，所述次分压环(5)包括内壁及底部均设有绝缘氧化层(7)的沟槽并在其中填有作为多晶硅浮空场板(11)的多晶硅。
11.根据权利要求9所述的沟槽型半导体功率器件，其特征在于，所述沟槽型半导体功率器件包括设在第一导电类型漂移区(3)内的外部包裹有绝缘氧化层(7)的多晶硅栅电极(17)，且所述多晶硅栅电极(17)突出于第一导电类型漂移区(3)表面，在绝缘氧化层(7)的底部下方设有有源区第二导电类型屏蔽保护层(18)，在绝缘氧化层(7)的外侧设有第二导电类型基区(14)且所述第二导电类型基区(14)位于第一导电类型漂移区(3)的上表面上，在绝缘氧化层(7)的外侧还设有第一导电类型源区(16)，在第一导电类型源区(16)的外侧设有第二导电类型源接触区(15)，并且，所述第一导电类型源区(16)及第二导电类型源接触区(15)位于第二导电类型基区(14)的上表面上，所述第一导电类型源区(16)及第二导电类型源接触区(15)通过多晶硅源电极(20)与多晶硅场板(8)连接。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110931548A (zh) * | 2019-12-16 | 2020-03-27 | 安建科技(深圳)有限公司 | 一种半导体器件结构及其制造方法 |
| CN111129108A (zh) * | 2019-11-20 | 2020-05-08 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制造方法 |
| CN112038395A (zh) * | 2020-07-31 | 2020-12-04 | 广东美的白色家电技术创新中心有限公司 | 半导体功率器件和电器设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160013267A1 (en) * | 2011-07-19 | 2016-01-14 | Yeeheng Lee | Termination of high voltage (hv) devices with new configurations and methods |
| CN105679810A (zh) * | 2016-03-31 | 2016-06-15 | 无锡新洁能股份有限公司 | 适用于电荷耦合器件的半导体结构及其制造方法 |
| CN108288641A (zh) * | 2018-04-08 | 2018-07-17 | 无锡新洁能股份有限公司 | 一种功率半导体器件终端结构及其制造方法 |
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|---|---|---|---|---|
| US6365942B1 (en) * | 2000-12-06 | 2002-04-02 | Fairchild Semiconductor Corporation | MOS-gated power device with doped polysilicon body and process for forming same |
| CN101969068A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN202534649U (zh) * | 2012-01-04 | 2012-11-14 | 无锡新洁能功率半导体有限公司 | 提高截止效果的沟槽型功率mos器件 |
| CN103715232B (zh) * | 2012-09-28 | 2017-10-10 | 中国科学院微电子研究所 | 用于半导体功率器件的沟槽式终端及其制备方法 |
| CN109087940A (zh) * | 2018-09-11 | 2018-12-25 | 无锡新洁能股份有限公司 | 一种SiC功率器件终端及其制作方法 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160013267A1 (en) * | 2011-07-19 | 2016-01-14 | Yeeheng Lee | Termination of high voltage (hv) devices with new configurations and methods |
| CN105679810A (zh) * | 2016-03-31 | 2016-06-15 | 无锡新洁能股份有限公司 | 适用于电荷耦合器件的半导体结构及其制造方法 |
| CN108288641A (zh) * | 2018-04-08 | 2018-07-17 | 无锡新洁能股份有限公司 | 一种功率半导体器件终端结构及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129108A (zh) * | 2019-11-20 | 2020-05-08 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制造方法 |
| CN110931548A (zh) * | 2019-12-16 | 2020-03-27 | 安建科技(深圳)有限公司 | 一种半导体器件结构及其制造方法 |
| CN112038395A (zh) * | 2020-07-31 | 2020-12-04 | 广东美的白色家电技术创新中心有限公司 | 半导体功率器件和电器设备 |
| CN112038395B (zh) * | 2020-07-31 | 2024-09-20 | 广东美的白色家电技术创新中心有限公司 | 半导体功率器件和电器设备 |
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