CN110416107A - Mim电容的测试结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种MIM电容的测试结构及其制备方法，所述制备方法包括：预先设定待测MIM电容所在的位置；提供一半导体基底和预设测试结构模型，预设测试结构模型包括N个依次串联的MIM电容，第一金属引线和第二金属引线；其中第一个MIM电容的上极板与第一金属引线连接，第N个MIM电容的下极板与第二金属引线连接；根据预设测试结构模型以及待测MIM电容所在的位置，在半导体基底上的空隙区形成待测MIM电容以及用于对待测MIM电容进行测试的测试结构。本发明有利于提高半导体器件的制备效率。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其是涉及一种MIM电容的测试结构及其制备方法。
背景技术
电容元件常用于如射频IC、单片微波IC等集成电路中作为电子无源器件。常见的电容元件包括金属氧化物半导体(MOS)电容、PN结电容以及MIM(metal-insulator-metal，金属-介质层-金属)电容等。其中，MIM电容在某些特殊应用中提供较优于MOS电容以及PN结电容的电学特性，这是由于MOS电容以及PN结电容均受限于其本身结构，在工作时电极容易产生空穴层，导致其频率特性降低。而MIM电容可以提供较好的频率以及温度相关特性。此外，在半导体制造中，MIM电容可形成于层间金属以及金属(铜)互连制程中，也降低了与CMOS前端工艺整合的困难度及复杂度。
由于制备MIM电容工艺的随机性，可能会造成制备出的MIM电容具有各式各样的缺陷，例如，在MIM电容的制造过程中，由于工艺的问题可能会导致上极板的金属未被刻蚀干净，使得上极板存在金属材料残留，导致在后续工艺中有与下极板的通孔形成短路的风险。
为了提高芯片的可靠性，在对芯片进行封装工艺之前需要对形成的所述MIM电容进行检测，而现有的MIM电容的测试结构复杂，并需要针对形成于不同的金属层之间的MIM电容，设计不同的WAT(wafer acceptance test，半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构)test key(测试图形或测试结构)，即WAT是对专门的测试结构进行测试的，通过电参数来监控各步工艺是否正常和稳定。若金属层有6层时，则需要设计5种不同的MIM电容的测试结构，不具备通用性，若在制备所述测试结构时，选择了错误的MIM电容的测试结构，则会导致所制备的测试结构失效，并且由于针对位于不同的金属层的MIM电容均需要设计不同的MIM电容测试结构，导致设计周期延长，而MIM电容测试结构的制备通常都会与半导体器件的制备工艺进行集成，由于设计周期的延长，会导致上述半导体器件的制备制程周期延长，不利于提高半导体器件的制备效率；另外，若选择了错误的测试结构，将导致无法检测MIM电容，实际上，解决无法检测MIM电容这一问题时，是需要一个分析过程的，这就导致产生了额外的失效分析的时间，从而也会造成半导体器件制备周期延长，不利于提高半导体器件的制备效率。
发明内容
本发明的目的在于提供一种MIM电容的测试结构及其制备方法，用以解决由于MIM电容测试结构设计周期的延长，会导致上述半导体器件的制备制程周期延长，不利于提高半导体器件的制备效率的问题。
为了解决以上问题，本发明通过以下技术方案实现：
一种MIM电容的测试结构的制备方法，包括：
预先设定待测MIM电容所在的位置；
提供一半导体基底和预设测试结构模型；
所述预设测试结构模型包括N个依次串联的MIM电容，第一金属引线和第二金属引线；其中第一个MIM电容的上极板与所述第一金属引线连接，第N个MIM电容的下极板与所述第二金属引线连接；
根据所述预设测试结构模型以及所述待测MIM电容所在的位置，在所述半导体基底上的空隙区形成所述待测MIM电容以及用于对所述待测MIM电容进行测试的测试结构。
优选地，当N取值为3时，所述预设测试结构模型包括：沿第一方向排列的第一测试垫和第二测试垫；
沿第一方向排列的第一金属引线和第二金属引线；
所述第一金属引线位于所述第一测试垫下方并与其连接；
所述第二金属引线位于所述第二测试垫下方并与其连接；
沿第二方向排列成一列的并位于所述第一金属引线下方的第一MIM电容、第二MIM电容和第三MIM电容；
所述第一MIM电容、所述第二MIM电容与所述第三MIM电容依次串联，
以及沿第二方向排列成一列的并位于所述第二金属引线下方的第一下极板金属层和第二下极板金属层；
所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接。
优选地，所述第一MIM电容、第二MIM电容和第三MIM电容的下极板可以为形成于所述半导体基底上的金属互连结构中的对应的金属互连结构层。
优选地，所述第一MIM电容、第二MIM电容和第三MIM电容的上极板的材料均为氮化钛，所述第一MIM电容、第二MIM电容和第三MIM电容的绝缘层的材料均为氮化硅。
优选地，当所述待测MIM电容为第一MIM电容时，所述预设测试结构模型包括：所述第一MIM电容、所述第二MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；
所述第一MIM电容的下极板通过导电接触插栓与所述第二MIM电容的下极板连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；
所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
优选地，当所述待测MIM电容为第二MIM电容时，所述预设测试结构模型包括：所述第二MIM电容、所述第一MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第二MIM电容的上极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
优选地，当所述待测MIM电容为第三MIM电容时，所述预设测试结构模型包括：所述第三MIM电容、所述第一MIM电容的下极板、所述第二MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第三MIM电容的上极板通过导电接触插栓与所述第二MIM电容的下极板连接，所述第二MIM电容的下极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
另一方面，本发明还提供一种MIM电容的测试结构，利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第一MIM电容、所述第二MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；所述第一MIM电容的下极板通过导电接触插栓与所述第二MIM电容的下极板连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；所述第一金属引线与所述第一测试垫连接；所述第二金属引线与所述第二测试垫连接；所述第一测试垫和所述第二测试垫接入测试电压。
再一方面，本发明还提供一种MIM电容的测试结构，利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第二MIM电容、所述第一MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；所述第二MIM电容的上极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；所述第一金属引线与所述第一测试垫连接；所述第二金属引线与所述第二测试垫连接；所述第一测试垫和所述第二测试垫接入测试电压。
其他方面，本发明还提供一种MIM电容的测试结构，利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第三MIM电容、所述第一MIM电容的下极板、所述第二MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第三MIM电容的上极板通过导电接触插栓与所述第二MIM电容的下极板连接，所述第二MIM电容的下极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
本发明与现有技术相比具有以下优点：
本发明通过预先设定待测MIM电容所在的位置；提供一半导体基底和预设测试结构模型；所述预设测试结构模型包括N个依次串联的MIM电容，第一金属引线和第二金属引线；其中第一个MIM电容的上极板与所述第一金属引线连接，第N个MIM电容的下极板与所述第二金属引线连接；根据所述预设测试结构模型以及所述待测MIM电容所在的位置，在所述半导体基底上的空隙区形成所述待测MIM电容以及用于对所述待测MIM电容进行测试的测试结构。即本发明通过预先提供一种MIM电容的测试结构模型，其具备通用性，即无论所述MIM电容位于所要制备的半导体器件的哪一层间金属中或者金属(铜)互连结构中的哪一互连结构层中，其均可采用该预设测试结构模型进行制备与所述MIM电容相匹配的测试结构，由此可知，在制备所述MIM电容的测试结构时，无需分别设计MIM电容的测试结构，减小了MIM电容测试结构设计周期，减小了人为失误率，进而减小了半导体器件的制备制程周期，有利于提高半导体器件的制备效率。
附图说明
图1为本发明一实施例提供的一种MIM电容的测试结构的制备方法中的预设测试结构模型的结构示意图；
图2为本发明一实施例提供的一种MIM电容的测试结构的制备方法中的预设测试结构模型中设有三个MIM电容时的结构示意图；
图3为本发明一实施例提供的一种MIM电容的测试结构的制备方法中的当待测电容为第一MIM电容时的预设测试结构模型的结构示意图；
图4为本发明另一实施例提供的一种MIM电容的测试结构的制备方法中的当待测电容为第二MIM电容时的预设测试结构模型的结构示意图；
图5为本发明再一实施例提供的一种MIM电容的测试结构的当待测电容为第三MIM电容时的预设测试结构模型的结构示意图；
图6为本发明一实施例提供的一种MIM电容的测试结构的制备方法的流程示意图。
具体实施方式
下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选一实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际一实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际一实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个一实施例改变为另一个一实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明一实施例的目的。
结合图1～图6所示，本实施例提供的一种MIM电容的测试结构的制备方法，包括：
步骤S1、预先设定待测MIM电容所在的位置；
步骤S2、提供一半导体基底(图中未示出)和预设测试结构模型，所述预设测试结构模型包括N个依次串联的MIM电容(C1、C2······Cn,n＝N)，第一金属引线T10和第二金属引线T20；其中第一个MIM电容(第一MIM电容C1)C1的上极板M1与所述第一金属引线T10连接，第N个MIM电容Cn(第NMIM电容Cn)的下极板Tn1与所述第二金属引线T20连接；在本实施例中，所述预设测试结构模型还包括第一测试垫P1和第二测试垫P2，所述第一测试垫P1位于所述第一金属引线T10上方并与其连接；所述第二测试垫P2位于所述第二金属引线T20上方并与其连接。所述预设测试结构模型还进一步包括N-1个纵向排列并依次串联的下极板金属层；所述第一下极板金属层T12通过导电接触插栓V所述第二金属引线T20连接，所述第N-1下极板金属层(图中未示出)通过导电接触插栓V贯穿所述第N个MIM电容的绝缘层与所述第N个MIM电容Cn的下极板Tn1连接。
步骤S3、根据所述预设测试结构模型以及所述待测MIM电容所在的位置，在所述半导体基底上的空隙区形成所述待测MIM电容以及用于对所述待测MIM电容进行测试的测试结构。
在本实施例中，所述半导体基底上形成有多个功能区和多个空隙区(划片道区域或切割道区域)，每个所述空隙区位于各个功能区之间。所述功能区用于制成功能器件(例如MOS管)，所述空隙区用于设置检测件。每个空隙区对应设有MIM电容的位置处设置如下文所述的MIM电容的检测结构。所述半导体基底可以是形成有半导体器件的前端器件结构；在此基础上要形成金属(铜)互连结构，应该理解的是，所述金属互连结构，可以包括若干层金属互连结构层，所述MIM电容或者所述待测MIM电容可以在金属互连结构中的任意一相邻的两层金属互连结构层之间形成，并且通常用于制备所述MIM电容所使用的光罩均为一个，因此，形成多个所述MIM电容时，多个所述MIM电容位于同一列，由于采用光罩为一个，不需要额外使用其他类型的光罩(光罩价格昂贵)，因此，其可以节约制备成本。
请继续参考图1和图2，当N取值为3时，即所述MIM电容的个数为3个时，所述预设测试结构模型包括：沿第一方向排列的第一测试垫P1和第二测试垫P2；
沿第一方向排列的第一金属引线T10和第二金属引线T20；
所述第一金属引线T10位于所述第一测试垫P1下方并与其连接；
所述第二金属引线T20位于所述第二测试垫P2下方并与其连接；
沿第二方向排列成一列的并位于所述第一金属引线T10下方的第一MIM电容C1、第二MIM电容C2和第三MIM电容C3；
所述第一MIM电容C1、所述第二MIM电容C2与所述第三MIM电容C3依次串联，
以及沿第二方向排列成一列的并位于所述第二金属引线T20下方的第一下极板金属层T12和第二下极板金属层T22；
所述第一MIM电容C1的上极板M1通过导电接触插栓V与所述第一金属引线T10连接；
所述第三MIM电容C3的下极板T31通过导电接触插栓V贯穿所述第三MIM电容C3的绝缘层I3与所述第二下极板金属层T22连接；
所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；
所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接。
优选地，所述第一MIM电容C1、第二MIM电容C2和第三MIM电容C3的下极板T11～T31可以为形成于所述半导体基底上的金属互连结构中的对应的金属互连结构层。
优选地，所述第一MIM电容C1、第二MIM电容C2和第三MIM电容C3的上极板M1～M3的材料均为氮化钛，所述第一MIM电容C1、第二MIM电容C2和第三MIM电容C3的绝缘层I1～I3的材料均为氮化硅。
请继续参考图2和图3，当所述待测MIM电容为第一MIM电容C1时，所述预设测试结构模型包括：所述第一MIM电容C1、所述第二MIM电容C1的下极板T21、所述第三MIM电容C3的下极板T31、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；
所述第一MIM电容C1的上极板M1通过导电接触插栓V与所述第一金属引线T10连接；
所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第二MIM电容C2的下极板T21连接；所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第三MIM电容C3的下极板T31连接；
所述第三MIM电容C3的下极板T31还通过导电接触插栓V与所述第二下极板金属层T22连接；
所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；
所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；
所述第一金属引线T10与所述第一测试垫P1连接；
所述第二金属引线T20与所述第二测试垫P2连接；
所述第一测试垫P1和所述第二测试垫P2接入测试电压。
由此，根据上述的预测结构模型制备所述MIM电容的测试结构的过程如下：
具体的，可以根据上述的预设测试结构模型，先在所述半导体基底的全局表面上形成第三金属互连结构层，采用MCT光罩为掩膜对所述第三金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第三金属互连结构以及在所述空隙区形成所述第三MIM电容C3的下极板T31；
在所述半导体基底的全局表面上形成第二金属互连结构层，采用MCT光罩为掩膜对所述第二金属互连结构层进行光刻以及刻蚀工艺，图案化所述第二金属互连结构层，形成所需要的第二金属互连结构以及在所述空隙区形成所述第二MIM电容C2的下极板T21以及第二下极板金属层T22；
所述第二金属互连结构层与所述第一金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第二MIM电容C2的下极板T21和所述第三MIM电容C3的下极板T31；另一个用于电连接所述第三MIM电容C3的下极板T31与所述第二下极板金属层T22。
在所述半导体基底的全局表面上形成第一金属互连结构层，采用MCT光罩为掩膜对所述第一金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第一金属互连结构以及在所述空隙区形成所述第一MIM电容C1的下极板T11以及第一下极板金属层T12；
所述第一金属互连结构层与所述第二金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第二MIM电容C2的下极板T21和所述第一MIM电容C1的下极板T11；另一个用于电连接所述第一下极板金属层T12与所述第二下极板金属层T22。
在所述半导体基底的全局表面上形成一绝缘薄膜层，采用光刻和刻蚀工艺，图案化所述绝缘薄膜层，形成所述第一MIM电容C1的绝缘层I1；在所述半导体基底的全局表面上形成一金属薄膜，采用光刻和刻蚀工艺，图案化所述金属薄膜，以形成所述第一MIM电容的上极板M1，之后在在所述半导体基底的空隙区上形成一金属引线薄膜，采用光刻和刻蚀工艺，图案化所述金属引线薄膜，形成所述第一金属引线T10和第二金属引线T20，之后分别在所述第一金属引线T10和第二金属引线T20上形成第一测试垫P1和所述第二测试垫P2，所述金属薄膜与所述金属引线薄膜薄膜之间形成有层间介质层，在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第一MIM电容C1的上极板M1和所述第一金属引线T10；另一个用于电连接所述第一下极板金属层T12与第二金属引线T20。由此可知，本实施例中的测试结构的制备制程可以与半导体器件中的金属互连结构的制备工艺相结合，提高生产效率。
请继续参考图2和图4，当所述待测MIM电容为第二MIM电容C2时，所述预设测试结构模型包括：所述第二MIM电容C2、所述第一MIM电容C1的下极板T11、所述第三MIM电容C3的下极板T31、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；
所述第二MIM电容C2的上极板M2通过导电接触插栓V与所述第一MIM电容C1的下极板T11连接，所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第一金属引线T10连接；
所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第三MIM电容C3的下极板T31连接；所述第三MIM电容C3的下极板T31还通过导电接触插栓V与所述第二下极板金属层T22连接；
所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；
所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；
所述第一金属引线T10与所述第一测试垫P1连接；
所述第二金属引线T20与所述第二测试垫连接P2；
所述第一测试垫P1和所述第二测试垫P2接入测试电压。
由此，根据上述的预测结构模型制备所述MIM电容的测试结构的过程如下：
具体的，可以根据上述的预设测试结构模型，先在所述半导体基底的全局表面上形成第三金属互连结构层，采用MCT光罩为掩膜对所述第三金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第三金属互连结构以及在所述空隙区形成所述第三MIM电容C3的下极板T31；
在所述半导体基底的全局表面上形成第二金属互连结构层，采用MCT光罩为掩膜对所述第二金属互连结构层进行光刻以及刻蚀工艺，图案化所述第二金属互连结构层，形成所需要的第二金属互连结构以及在所述空隙区形成所述第二MIM电容C2的下极板T21以及第二下极板金属层T22；
所述第二金属互连结构层与所述第一金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第二MIM电容C2的下极板T21和所述第三MIM电容C3的下极板T31；另一个用于电连接所述第三MIM电容C3的下极板T31与所述第二下极板金属层T22；
在所述半导体基底的全局表面上形成一绝缘薄膜层，采用光刻和刻蚀工艺，图案化所述绝缘薄膜层，形成所述第二MIM电容C2的绝缘层I2；在所述半导体基底的全局表面上形成一金属薄膜，采用光刻和刻蚀工艺，图案化所述金属薄膜，以形成所述第二MIM电容的上极板M2；
在所述半导体基底的全局表面上形成第一金属互连结构层，采用MCT光罩为掩膜对所述第一金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第一金属互连结构以及在所述空隙区形成所述第一MIM电容C1的下极板T11以及第一下极板金属层T12；
所述第一金属互连结构层与所述第二金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第二MIM电容C2的上极板M2和所述第一MIM电容C1的下极板T11；另一个用于电连接所述第一下极板金属层T12与所述第二下极板金属层T22；
之后在在所述半导体基底的空隙区上形成一金属引线薄膜，采用光刻和刻蚀工艺，图案化所述金属引线薄膜，形成所述第一金属引线T10和第二金属引线T20，之后分别在所述第一金属引线T10和第二金属引线T20上形成第一测试垫P1和所述第二测试垫P2，所述金属薄膜与所述金属引线薄膜薄膜之间形成有层间介质层，在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第一MIM电容C1的下极板T11和所述第一金属引线T10；另一个用于电连接所述第一下极板金属层T12与第二金属引线T20。由此可知，本实施例中的测试结构的制备制程可以与半导体器件中的金属互连结构的制备工艺相结合，提高生产效率。
请继续参考图2和图5，当所述待测MIM电容为第三MIM电容时，所述预设测试结构模型包括：所述第三MIM电容C3、所述第一MIM电容C1的下极板T11、所述第二MIM电容C2的下极板T21、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；
所述第三MIM电容C3的上极板M3通过导电接触插栓V与所述第二MIM电容C2的下极板T21连接，所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第一MIM电容C1的下极板T11连接，所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第一金属引线T10连接；
所述第三MIM电容C3的下极板T31通过导电接触插栓V贯穿所述第三MIM电容C3的绝缘层I3与所述第二下极板金属层T22连接；
所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；
所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；
所述第一金属引线T10与所述第一测试垫P1连接；
所述第二金属引线T20与所述第二测试垫P2连接；
所述第一测试垫P1和所述第二测试垫P2接入测试电压。
由此，根据上述的预测结构模型制备所述MIM电容的测试结构的过程如下：
具体的，可以根据上述的预设测试结构模型，先在所述半导体基底的全局表面上形成第三金属互连结构层，采用MCT光罩为掩膜对所述第三金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第三金属互连结构以及在所述空隙区形成所述第三MIM电容C3的下极板T31；
在所述半导体基底的全局表面上形成一绝缘薄膜层，采用光刻和刻蚀工艺，图案化所述绝缘薄膜层，形成所述第三MIM电容C3的绝缘层I3；在所述半导体基底的全局表面上形成一金属薄膜，采用光刻和刻蚀工艺，图案化所述金属薄膜，以形成所述第三MIM电容的上极板M3；
在所述半导体基底的全局表面上形成第二金属互连结构层，采用MCT光罩为掩膜对所述第二金属互连结构层进行光刻以及刻蚀工艺，图案化所述第二金属互连结构层，形成所需要的第二金属互连结构以及在所述空隙区形成所述第二MIM电容C2的下极板T21以及第二下极板金属层T22；
所述第三金属互连结构层与所述第二金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第三MIM电容C3的上极板M3和所述第二MIM电容C2的下极板T21；另一个用于贯穿所述第三MIM电容C3的绝缘层I3，以连接所述第三MIM电容C3的下极板T31与所述第二下极板金属层T22；
在所述半导体基底的全局表面上形成第一金属互连结构层，采用MCT光罩为掩膜对所述第一金属互连结构层进行光刻以及刻蚀工艺，图案化所述第一金属互连结构层，形成所需要的第一金属互连结构以及在所述空隙区形成所述第一MIM电容C1的下极板T11以及第一下极板金属层T12；
所述第一金属互连结构层与所述第二金属互连结构层之间形成有层间介质层；在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第二MIM电容C2的下极板T21和所述第一MIM电容C1的下极板T11；另一个用于电连接所述第一下极板金属层T12与所述第二下极板金属层T22；
之后在在所述半导体基底的空隙区上形成一金属引线薄膜，采用光刻和刻蚀工艺，图案化所述金属引线薄膜，形成所述第一金属引线T10和第二金属引线T20，之后分别在所述第一金属引线T10和第二金属引线T20上形成第一测试垫P1和所述第二测试垫P2，所述金属薄膜与所述金属引线薄膜薄膜之间形成有层间介质层，在所述层间介质层中通过常规的导电接触插栓的制备工艺形成两个所述导电接触插栓，两个导电接触插栓中的一个用于电连接所述第一MIM电容C1的下极板T11和所述第一金属引线T10，另一个用于电连接所述第一下极板金属层T12与第二金属引线T20。由此可知，本实施例中的测试结构的制备制程可以与半导体器件中的金属互连结构的制备工艺相结合，提高生产效率。
另一方面，基于同一发明构思，本发明还提供一种MIM电容的测试结构(由于本实施例中的测试结构与图3所示的预设测试结构模型的结构相同，由此可以继续参考图3)，利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第一MIM电容C1、所述第二MIM电容C1的下极板T21、所述第三MIM电容C3的下极板T31、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；所述第一MIM电容C1的上极板M1通过导电接触插栓V与所述第一金属引线T10连接；所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第二MIM电容C2的下极板T21连接；所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第三MIM电容C3的下极板T31连接；所述第三MIM电容C3的下极板T31还通过导电接触插栓V与所述第二下极板金属层T22连接；所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；所述第一金属引线T10与所述第一测试垫P1连接；所述第二金属引线T20与所述第二测试垫P2连接；所述第一测试垫P1和所述第二测试垫P2接入测试电压。
再一方面，基于同一发明构思，本发明还提供一种MIM电容的测试结构(由于本实施例中的测试结构与图4所示的预设测试结构模型的结构相同，由此可以继续参考图4)利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第二MIM电容C2、所述第一MIM电容C1的下极板T11、所述第三MIM电容C3的下极板T31、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；所述第二MIM电容C2的上极板M2通过导电接触插栓V与所述第一MIM电容C1的下极板T11连接，所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第一金属引线T10连接；所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第三MIM电容C3的下极板T31连接；所述第三MIM电容C3的下极板T31还通过导电接触插栓V与所述第二下极板金属层T22连接；所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；所述第一金属引线T10与所述第一测试垫P1连接；所述第二金属引线T20与所述第二测试垫连接P2；所述第一测试垫P1和所述第二测试垫P2接入测试电压。
其他方面，基于同一发明构思，本发明还提供一种MIM电容的测试结构(由于本实施例中的测试结构与图5所示的预设测试结构模型的结构相同，由此可以继续参考图5)，利用如上文所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第三MIM电容C3、所述第一MIM电容C1的下极板T11、所述第二MIM电容C2的下极板T21、所述第一下极板金属层T12、所述第二下极板金属层T22、所述第一金属引线T10、所述第二金属引线T20、所述第一测试垫P1以及所述第二测试垫P2；所述第三MIM电容C3的上极板M3通过导电接触插栓V与所述第二MIM电容C2的下极板T21连接，所述第二MIM电容C2的下极板T21通过导电接触插栓V与所述第一MIM电容C1的下极板T11连接，所述第一MIM电容C1的下极板T11通过导电接触插栓V与所述第一金属引线T10连接；所述第三MIM电容C3的下极板T31通过导电接触插栓V贯穿所述第三MIM电容C3的绝缘层I3与所述第二下极板金属层T22连接；所述第二下极板金属层T22通过导电接触插栓V与所述第一下极板金属层T12连接；所述第一下极板金属层T12通过导电接触插栓V与所述第二金属引线T20连接；所述第一金属引线T10与所述第一测试垫P1连接；所述第二金属引线T20与所述第二测试垫P2连接；所述第一测试垫P1和所述第二测试垫P2接入测试电压。
本发明通过预先设定待测MIM电容所在的位置；提供一半导体基底和预设测试结构模型；所述预设测试结构模型包括N个依次串联的MIM电容，第一金属引线和第二金属引线；其中第一个MIM电容的上极板与所述第一金属引线连接，第N个MIM电容的下极板与所述第二金属引线连接；根据所述预设测试结构模型以及所述待测MIM电容所在的位置，在所述半导体基底上的空隙区形成所述待测MIM电容以及用于对所述待测MIM电容进行测试的测试结构。即本发明通过预先提供一种MIM电容的测试结构模型，其具备通用性，即无论所述MIM电容位于所要制备的半导体器件的哪一层间金属中或者金属(铜)互连结构中的哪一互连结构层中，其均可采用该预设测试结构模型进行制备与所述MIM电容相匹配的测试结构，由此可知，在制备所述MIM电容的测试结构时，无需分别设计MIM电容的测试结构，减小了MIM电容测试结构设计周期，减小了人为失误率，进而减小了半导体器件的制备制程周期，有利于提高半导体器件的制备效率。
应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。
此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”、“上层”和“下层”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图中所示出的区域实质上是示意性的，它们的形状并非意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域的语境中的意思一致的意思，而不以理想的或过于正式的含义来解释它们。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种MIM电容的测试结构的制备方法，其特征在于，包括：
预先设定待测MIM电容所在的位置；
提供一半导体基底和预设测试结构模型；
所述预设测试结构模型包括N个依次串联的MIM电容，第一金属引线和第二金属引线；其中第一个MIM电容的上极板与所述第一金属引线连接，第N个MIM电容的下极板与所述第二金属引线连接；
根据所述预设测试结构模型以及所述待测MIM电容所在的位置，在所述半导体基底上的空隙区形成所述待测MIM电容以及用于对所述待测MIM电容进行测试的测试结构。
2.如权利要求1所述的MIM电容的测试结构的制备方法，其特征在于，当N取值为3时，所述预设测试结构模型包括：沿第一方向排列的第一测试垫和第二测试垫；
沿第一方向排列的第一金属引线和第二金属引线；
所述第一金属引线位于所述第一测试垫下方并与其连接；
所述第二金属引线位于所述第二测试垫下方并与其连接；
沿第二方向排列成一列的并位于所述第一金属引线下方的第一MIM电容、第二MIM电容和第三MIM电容；
所述第一MIM电容、所述第二MIM电容与所述第三MIM电容依次串联，
以及沿第二方向排列成一列的并位于所述第二金属引线下方的第一下极板金属层和第二下极板金属层；
所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接。
3.如权利要求2所述的MIM电容的测试结构的制备方法，其特征在于，
所述第一MIM电容、第二MIM电容和第三MIM电容的下极板可以为形成于所述半导体基底上的金属互连结构中的对应的金属互连结构层。
4.如权利要求3所述的MIM电容的测试结构的制备方法，其特征在于，
所述第一MIM电容、第二MIM电容和第三MIM电容的上极板的材料均为氮化钛，所述第一MIM电容、第二MIM电容和第三MIM电容的绝缘层的材料均为氮化硅。
5.如权利要求2所述的MIM电容的测试结构的制备方法，其特征在于，当所述待测MIM电容为第一MIM电容时，
所述预设测试结构模型包括：所述第一MIM电容、所述第二MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；
所述第一MIM电容的下极板通过导电接触插栓与所述第二MIM电容的下极板连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；
所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
6.如权利要求2所述的MIM电容的测试结构的制备方法，其特征在于，
当所述待测MIM电容为第二MIM电容时，所述预设测试结构模型包括：所述第二MIM电容、所述第一MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第二MIM电容的上极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
7.如权利要求2所述的MIM电容的测试结构的制备方法，其特征在于，
当所述待测MIM电容为第三MIM电容时，
所述预设测试结构模型包括：所述第三MIM电容、所述第一MIM电容的下极板、所述第二MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第三MIM电容的上极板通过导电接触插栓与所述第二MIM电容的下极板连接，所述第二MIM电容的下极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
8.一种MIM电容的测试结构，其特征在于，利用如权利要求3所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第一MIM电容、所述第二MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；所述第一MIM电容的上极板通过导电接触插栓与所述第一金属引线连接；所述第一MIM电容的下极板通过导电接触插栓与所述第二MIM电容的下极板连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；所述第一金属引线与所述第一测试垫连接；所述第二金属引线与所述第二测试垫连接；所述第一测试垫和所述第二测试垫接入测试电压。
9.一种MIM电容的测试结构，其特征在于，利用如权利要求4所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第二MIM电容、所述第一MIM电容的下极板、所述第三MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；所述第二MIM电容的上极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；所述第二MIM电容的下极板通过导电接触插栓与所述第三MIM电容的下极板连接；所述第三MIM电容的下极板还通过导电接触插栓与所述第二下极板金属层连接；所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；所述第一金属引线与所述第一测试垫连接；所述第二金属引线与所述第二测试垫连接；所述第一测试垫和所述第二测试垫接入测试电压。
10.一种MIM电容的测试结构，其特征在于，利用如权利要求5所述的MIM电容的测试结构的制备方法所制备；所述测试结构包括：所述第三MIM电容、所述第一MIM电容的下极板、所述第二MIM电容的下极板、所述第一下极板金属层、所述第二下极板金属层、所述第一金属引线、所述第二金属引线、所述第一测试垫以及所述第二测试垫；
所述第三MIM电容的上极板通过导电接触插栓与所述第二MIM电容的下极板连接，所述第二MIM电容的下极板通过导电接触插栓与所述第一MIM电容的下极板连接，所述第一MIM电容的下极板通过导电接触插栓与所述第一金属引线连接；
所述第三MIM电容的下极板通过导电接触插栓贯穿所述第三MIM电容的绝缘层与所述第二下极板金属层连接；
所述第二下极板金属层通过导电接触插栓与所述第一下极板金属层连接；
所述第一下极板金属层通过导电接触插栓与所述第二金属引线连接；
所述第一金属引线与所述第一测试垫连接；
所述第二金属引线与所述第二测试垫连接；
所述第一测试垫和所述第二测试垫接入测试电压。
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|---|---|---|---|---|
| CN116487368A (zh) * | 2023-06-25 | 2023-07-25 | 粤芯半导体技术股份有限公司 | 半导体结构及其测试结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050263848A1 (en) * | 2004-05-28 | 2005-12-01 | Cho Kwang-Lae | Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same |
| CN101138094A (zh) * | 2005-03-09 | 2008-03-05 | 旭化成电子材料元件株式会社 | 光学器件及光学器件的制造方法 |
| CN203774313U (zh) * | 2014-03-26 | 2014-08-13 | 中芯国际集成电路制造(北京)有限公司 | 一种互连金属电容测试结构 |
| CN204289434U (zh) * | 2014-12-23 | 2015-04-22 | 中芯国际集成电路制造(北京)有限公司 | Mim电容测试结构及mim电容参考测试结构 |
| CN205177828U (zh) * | 2015-10-13 | 2016-04-20 | 中芯国际集成电路制造(北京)有限公司 | 一种mim结构 |
-
2019
- 2019-07-31 CN CN201910698627.1A patent/CN110416107B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050263848A1 (en) * | 2004-05-28 | 2005-12-01 | Cho Kwang-Lae | Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same |
| CN101138094A (zh) * | 2005-03-09 | 2008-03-05 | 旭化成电子材料元件株式会社 | 光学器件及光学器件的制造方法 |
| CN203774313U (zh) * | 2014-03-26 | 2014-08-13 | 中芯国际集成电路制造(北京)有限公司 | 一种互连金属电容测试结构 |
| CN204289434U (zh) * | 2014-12-23 | 2015-04-22 | 中芯国际集成电路制造(北京)有限公司 | Mim电容测试结构及mim电容参考测试结构 |
| CN205177828U (zh) * | 2015-10-13 | 2016-04-20 | 中芯国际集成电路制造(北京)有限公司 | 一种mim结构 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116487368A (zh) * | 2023-06-25 | 2023-07-25 | 粤芯半导体技术股份有限公司 | 半导体结构及其测试结构 |
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