CN110400665B - 一种芯片式低固有电容压敏电阻器 - Google Patents

Abstract

本发明涉及压敏电阻器技术领域，具体涉及一种芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片，以及连接在该第一陶瓷芯片上的第二陶瓷芯片，所述电极面包括第一电极面，以及布置在第一电极面相对侧的第二电极面和第三电极面，第二陶瓷芯片与第三电极面连接且与第二电极面分离，形成放电间隙，第二陶瓷芯片与第一陶瓷芯片的多个电极面之间分别形成压敏电阻，各个压敏电阻在不同的工作条件下处于不同的状态，从而取代了放电管和压敏电阻组合使用的方式，使压敏电阻器在具有较小静态电容量的同时，又具有较大的浪涌吸收能力，解决高频电路中大的浪涌吸收问题和采用放电管所存在的续流问题，节约生产成本和提高电路保护的可靠性。

Description

一种芯片式低固有电容压敏电阻器

技术领域

本发明涉及压敏电阻器技术领域，特别涉及一种芯片式低固有电容压敏电阻器。

背景技术

压敏电阻器作为安规元件，适用于电路、电器保护，特别在低频电源电路中广泛使用。但在有些高频电源电路中使用受限，由于压敏电阻固有电容的存在，导致高频旁路。在要求较高的高频电路的电路中保护大多采用放电管和压敏电阻两种元件组合使用。

影响压敏电阻静态电容量主要因素是压敏电阻的两个电极板面积大小，现有压敏电阻生产工艺不能突破其固有电容存在。在压敏生产过程中，压敏电阻有两个平行布置的电极面，两个电极面都必须形成金属电极，电极面积越大，产品吸收浪涌能力越强，但固有电容量与电极面的面积平方成正比，使得具有较大固有电容量的压敏电阻应用场合受到较大限制，固有电容量与吸收浪涌能力之间存在一定的矛盾，电极板面积越大，固有电容量就越大，但吸收浪涌能力强；反之，电极板面积越小，固有电容量就越小，吸收浪涌能力弱。虽然影响压敏电阻静态电容量还有瓷片的介电常数和厚度，但压敏介电常数是由主体材料决定的，即使配方材料有所差异，介电常数ε基本是一致的，大致在6~9之间。压敏电阻的厚度决定产品型号，选定产品型号后产品厚度相差不大，对电容影响有限。

在电源电路中使用时，为了在较大范围内对电路形成保护，想获得既具有较小静态电容量，又具有大的浪涌吸收能力的保护电路，现有技术中，通常采用放电管和压敏电阻进行组合使用的方式，放电管与压敏电阻进行组合对电路保护时，多采用两种方式：一种是采用一只尺寸较小固有电容较小压敏电阻和放电管并联使用，这种组合方式能弥补放电管响应较慢的缺陷，但不能解决放电管放电后存在续流的问题；第二种是采用放电管与尺寸较大的压敏电阻串联后再与尺寸较小的压敏电阻并联方式组合，这种组合方式虽然能同时解决放电管响应时间较慢和放电管放电后存在续流的问题，但是这种组合方式要求安装位置较大，而且使用了多个元器件，成本较高。

发明内容

本发明的目的在于：针对现有技术中为了获得既具有较小静态电容量，又具有较大的浪涌吸收能力保护电路，采用放电管和压敏电阻进行组合使用，存在续流、安装位置大和成本较高的问题，提供一种芯片式低固定电容压敏电阻器，该压敏电阻包括带有3个或3个以上电极面的第一陶瓷芯片，以及连接在第一陶瓷芯片电极面上的第二陶瓷芯片，从而使第二陶瓷芯片与第一陶瓷芯片的多个电极面之间形成多个并联的压敏电阻，各个压敏电阻在不同的工作条件下处于不同的状态，从而取代了放电管和压敏电阻组合使用的方式，使压敏电阻器在具有较小静态电容量的同时，又具有较大的浪涌吸收能力，解决高频电路中大的浪涌吸收问题，同时解决了放电管和压敏电阻进行组合使用所存在的续流问题，节约生产成本和提高电路保护的可靠性。

为了实现上述发明目的，本发明提供了以下技术方案：

一种芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片，以及连接在该第一陶瓷芯片上的第二陶瓷芯片，所述电极面包括第一电极面，以及布置在第一电极面相对侧的第二电极面和第三电极面，所述第二电极面和第三电极面相对独立，所述第二陶瓷芯片连接在第三电极面后，该第二陶瓷芯片与第二电极面分离，且第二陶瓷芯片与所述第二电极面之间形成放电间隙，所述第三电极面的面积小于第二电极面的面积。

布置在第一电极面相对侧的第二电极面和第三电极面相对独立，当第二陶瓷芯片连接在第三电极面时，分别在第一陶瓷芯片的第一电极面和第二陶瓷芯片的电极面上接入引脚后，第二陶瓷芯片与第一电极面之间形成小电极面的第一压敏电阻，压敏电阻器的固有电容量是由第三电极面确定的，而第三电极面的面积小于第二电极面的面积，这就降低了第一压敏电阻的电容量，使得压敏电阻器的固有电容量很小。

同时，第二陶瓷芯片安装在第三电极面上，第一陶瓷芯片、第二陶瓷芯片自身分别看作为第二压敏电阻和第三压敏电阻，虽然第二电极面和第一电极面之间电容较大，而且第三压敏电阻的电容也较大，但第二陶瓷芯片与第二电极面之间形成放电间隙，由于介质差异，放电间隙的电容远低于第一压敏电阻的电容，放电间隙与第二压敏电阻、第三压敏电阻串联形成的电容由放电间隙确定，所以压敏电阻器的电容量能做得很小。

在小电流特性上均表现为第一压敏电阻的特性，大电流限制电压是由第二压敏电阻决定的，大的浪涌冲击时，第一压敏电阻吸收浪涌波头后，第一压敏电阻两端电压升高，此时第二陶瓷芯片与第二电极面之间的放电间隙放电，第二压敏电阻导通，大的浪涌被第二压敏电阻吸收，解决高频电路中大的浪涌吸收问题，同时解决了放电管和压敏电阻进行组合使用所存在的续流问题，节约生产成本和提高电路保护的可靠性。

本方案中，压敏电阻器的静态电容量是由第三电极面确定的，缩小第三电极面的大小，能将第一压敏电阻的电容量做得很小，压敏电阻器的压敏电压也是由第一压敏电阻确定的，在小电流特性上均表现为第一压敏电阻的特性，当大的浪涌冲击时，第二压敏电阻和第三压敏电阻之间的间隙放电，第二压敏电阻和第三压敏电阻导通，因电极面较大，限压低，大部分能量由第二压敏电阻、第三压敏电阻和放电间隙吸收，第二压敏电阻和第三压敏电阻同时吸收浪涌，第一压敏电阻、第二压敏电阻和第三压敏电阻共同组成一个压敏电阻特性。

将第二电极面的面积设置为大于第三电极面的面积，获得既具有较小静态电容量、又具有较大的浪涌吸收能力保护电路，当存在较大浪涌时，放电间隙放电导通后，第二压敏电阻才发挥自身功能，吸收较大的浪涌。

优选的，所述第三电极面与第一电极面之间的距离大于第二电极面与第一电极面之间的距离，所述第二陶瓷芯片连接在第三电极面后，向所述第二电极面方向延伸，使第二陶瓷芯片在第二电极面上的投影面与该第二电极面形成部分重叠。

在小电流特性上表现为第一压敏电阻的特性，大电流限制电压是由第二压敏电阻决定的，采用上述方式，使第二电极面与第一电极面之间的距离较小，将第二压敏电阻的压敏电压做得很低，大的浪涌冲击时，第一压敏电阻吸收浪涌波头后，第一压敏电阻两端电压升高，此时第二陶瓷芯片与第二电极面之间的放电间隙放电，第二压敏电阻导通，因第二电极面较大，限制电压低，大的浪涌被第二压敏电阻吸收，解决高频电路中大的浪涌吸收问题，同时解决了放电管和压敏电阻组合使用所存在的续流问题，节约生产成本和提高电路保护的可靠性。

将第二电极面的面积设置为大于第三电极面的面积，而且第二电极面与第一电极面之间的距离小于第三电极面与第一电极面之间的距离，获得既具有较小静态电容量、又具有较大的浪涌吸收能力保护电路。

另外，采取上述结构形式，当第二陶瓷芯片连接在第三电极面后，与第二电极面自然形成放电间隙，第二陶瓷芯片不需要制作成异形即可满足放电要求，从而降低了制造该压敏电阻器的成本。

优选的，所述第二陶瓷芯片包括与所述第二电极面形成放电间隙的第四电极面，以及布置在该第四电极面相对侧的第五电极面。

优选的，所述第四电极面与所述第三电极面连接。

采取上述结构，所述第五电极面用于连接引脚，接入电路中，第五电极面和第一电极面形成小电极面的第一压敏电阻，第四电极面和第二电极面形成放电间隙，空气的介电常数ε为1，使放电间隙的固有电容很低，第二电极面和第一电极面形成大面积的第二压敏电阻，第五电极面和第四电极面形成第三压敏电阻，该压敏电阻器形成的电路中，第二压敏电阻、第三压敏电阻与放电间隙串联，第二压敏电阻、第三压敏电阻等效为一个总的压敏电阻。

在正常情况下，小电流特性由第一压敏电阻体现，在线路有大的浪涌的时候，第四电极面和第二电极面之间的放电间隙导通，第二压敏电阻和第三压敏电阻导通，可以通过改变第二电极面的大小，使其电极面较大，同时通过改变第二电极面与第一电极面之间的距离，使第二压敏电阻的限制电压较低，使浪涌的大部分能量由第二压敏电阻、第三压敏电阻和放电间隙吸收。浪涌波头由第一压敏电阻吸收，可保证足够快的响应时间，浪涌脉冲绝大部分能量由总的压敏电阻和第二压敏电阻并联后共同吸收，总的压敏电阻吸收主要能量，实现了压敏电阻响应时间快、吸收能量强的优点同时具备固有电容低的优点。

优选的，所述第二陶瓷芯片还包括与所述第三电极面连接的第六电极面，所述第六电极面与所述第四电极面为两个独立的电极面。

优选的，所述第一电极面、第二电极面和第三电极面平行布置，且所述第二电极面和第三电极面在第一电极面上的投影面均位于该第一电极面范围内。

将三个电极面设置为相互平行的平面，使形成的各个压敏电阻的压敏电压便于计算和控制，根据不同的压敏电阻器型号要求，对第二陶瓷芯片的各个电极面的面积和相对距离进行调节，从而形成不同型号的压敏电阻器，满足不同的使用场合。

第二电极面和第三电极面在第一电极面上的投影面均位于该第一电极面范围内，使第二电极面和第三电极面的面积均小于第一电极面的面积，从而使该压敏电阻器接入电路中后，第三电极面与第一电极面之间形成的第一压敏电阻的固有电容量较低，同时在第三电极面上连接电极后，便于与第二电极面之间形成放电间隙。

优选的，所述第一陶瓷芯片上设有凹槽，该凹槽位于所述第一电极面的相对侧，所述凹槽的底面上设有第二电极面，沿所述第一陶瓷芯片开设该凹槽的端面设为所述第三电极面，所述第二陶瓷芯片连接在该第三电极面上，与所述凹槽的底面形成放电间隙。

在第一陶瓷芯片上设置凹槽，该凹槽位于第一电极面相对侧，开设有凹槽的第一陶瓷芯片端面与所述第一电极面形成第一压敏电阻，所述凹槽的底面与第一电极面形成第二压敏电阻，横跨凹槽的电极与凹槽底面形成放电间隙。

优选的，所述第三电极面为布置在所述第二电极面外侧的环形电极面。

进一步地，所述环形电极面为矩形环形面或圆环形面。

采取上述结构，当采用第二陶瓷芯片连接在第三电极面上后，第二陶瓷芯片与第二电极面形成放电间隙，而且放电范围为整个第二电极面的范围大小，能对电路形成更好的保护。

优选的，所述第一陶瓷芯片为圆柱体结构，该圆柱体结构的一端为第一电极面，另一端开设有圆柱孔，该圆柱孔的底面为第二电极面，圆环形端面为第三电极面。

将第一陶瓷芯片做成圆柱体结构，且开设圆柱孔形的凹槽，该压敏电阻器的静态电容量的确定是由环形的第三电极面和第一电极面确定，环形的第三电极面能做得很小，因此第一压敏电阻的电容量可以做得很小。同时该压敏电阻器的压敏电压也是由第一压敏电阻确定的，在小电流特性上均表现为第一压敏电阻的特性，虽然第二电极面和第一电极面之间电容较大，但第二陶瓷芯片和第二电极面之间有一定放电间隙，介质差异，这之间的电容远低于第一压敏电阻的电容，放电间隙与第二压敏电阻串联形成的电容由放电间隙确定，所以整个压敏电阻器的电容量可以做的很小。同时，能将第二电极面做得较大，当发生浪涌时，放电间隙放电击穿，通过与放电间隙串联的第二压敏电阻吸收较多较大浪涌，从而对电路形成较好保护。

进一步地，所述圆柱孔与圆柱体结构同心。

优选的，所述第二陶瓷芯片与第一陶瓷芯片结构相同，包括对应第一陶瓷芯片第一电极面的第五电极面、对应第一陶瓷芯片第二电极面的第四电极面和对应第一陶瓷芯片第三电极面的第六电极面，所述第二陶瓷芯片与第一陶瓷芯片相向重合设置，使得所述第一陶瓷芯片的第三电极面与第二陶瓷芯片的第六电极面电连接，所述第一陶瓷芯片的第二电极面与第二陶瓷芯片的第四电极面之间形成放电间隙。

该第二陶瓷芯片与第一陶瓷芯片连接后，第二陶瓷芯片的第五电极面和第一陶瓷芯片的第一电极面形成小电极面的第一压敏电阻，第四电极面和第二电极面形成放电间隙，空气的介电常数ε为1，使放电间隙的固有电容很低，第二电极面和第一电极面形成大面积的第二压敏电阻，第五电极面和第四电极面形成第三压敏电阻，该压敏电阻器形成的电路中，第二压敏电阻、第三压敏电阻与放电间隙串联，第二压敏电阻、第三压敏电阻等效为一个总的压敏电阻。

在正常情况下，小电流特性由第一压敏电阻体现，在线路有大的浪涌的时候，第四电极面和第二电极面之间的放电间隙导通，第二压敏电阻和第三压敏电阻导通，可以通过改变第二电极面的大小，使其电极面较大，限压低，使浪涌的大部分能量由第二压敏电阻、第三压敏电阻和放电间隙吸收。浪涌波头由第一压敏电阻吸收，可保证足够快的响应时间，浪涌脉冲绝大部分能量由总的压敏电阻和第一压敏电阻并联后共同吸收，总的压敏电阻吸收主要能量，实现了压敏电阻响应时间快、吸收能量强的优点同时具备固有电容低的优点。

第一陶瓷芯片和第二陶瓷芯片相向重合布置后，第二陶瓷芯片的第六电极面与第一陶瓷芯片的第三电极面贴合连接，第二陶瓷芯片的圆柱孔和第一陶瓷芯片的圆柱孔开口重合对应，分别设置在两者圆柱孔底面的电极面形成放电间隙。

将第二陶瓷芯片与第一陶瓷芯片设置为相同的结构形式，便于两者进行拼装和组合，能提高组合效率，降低压敏电阻器的成本。所述第一陶瓷芯片和第二陶瓷芯片在连接时，采用常规的焊接技术即可将第二陶瓷芯片焊接在第三电极面上，也可以采用其它连接方式使两者实现电连接也能实现发明目的，使本发明的压敏电阻器既具有较小静态电容量的同时，又具有较大的浪涌吸收能力。

优选的，所述第二陶瓷芯片与第一陶瓷芯片密封连接，使所述第一陶瓷芯片的第二电极面与第二陶瓷芯片的第四电极面之间形成的放电间隙为密闭性空腔。

将第二陶瓷芯片与第三电极面密封连接后，第二陶瓷芯片与第二电极面形成的放电间隙为密封性空腔，从而与空气隔离，能防止第二陶瓷芯片和第二电极面与空气接触发生氧化，同时也防止第二陶瓷芯片和第二电极面在放电过程中发生氧化，保证正常的放电功能，使压敏电阻器对电路形成可靠保护。

与现有技术相比，本发明的有益效果：

1、布置在第一电极面相对侧的第二电极面和第三电极面相对独立，当第二陶瓷芯片连接在第三电极面时，分别在第一陶瓷芯片的第一电极面和第二陶瓷芯片的电极上接入引脚后，第二陶瓷芯片与第一电极面之间形成小电极面的第一压敏电阻，由于第二陶瓷芯片与第二电极面处于分离状态，第二陶瓷芯片与第二电极面形成放电间隙，空气的介电常数ε为1，使第二陶瓷芯片与第二电极面形成的间隙的固有电容很低，第二陶瓷芯片连接在第三电极面后，压敏电阻器的固有电容量是由第一电极面和第三电极面确定的，而第三电极面的面积小于第二电极面的面积，这就降低了第一压敏电阻的电容量，从而得到低固有电容的压敏电阻器；

2、第二陶瓷芯片安装在第三电极面上，第二陶瓷芯片与第二电极面之间形成放电间隙，由于介质差异，放电间隙的电容远低于第一压敏电阻的电容，第二电极面与第一电极面之间形成第二压敏电阻，同时第二陶瓷芯片自身看作为第三压敏电阻，放电间隙与第二压敏电阻、第三压敏电阻串联形成的电容由放电间隙确定，所以压敏电阻器的电容量能做到很小，产品的压敏电压也是由第一压敏电阻确定的。在小电流特性上均表现为第一压敏电阻的特性，大电流限制电压是由第二压敏电阻决定的，第二压敏电阻却能做得很低，大的浪涌冲击时，第一压敏电阻吸收浪涌波头后，第一压敏电阻两端电压升高，此时第二陶瓷芯片与第二电极面之间的放电间隙放电，第二压敏电阻导通，大的浪涌被第二压敏电阻吸收，而第二压敏电阻的压敏电压能做得很低，解决高频电路中大的浪涌吸收问题，同时解决了放电管和压敏电阻进行组合使用所存在的续流问题，节约生产成本和提高电路保护的可靠性；

3、将第二电极面的面积设置为大于第三电极面的面积，使第三电极面与第一电极面形成的第一压敏电阻的电容量较小，而第二电极面较大，该第二电极面与第一电极面形成的第二压敏的电阻的电容量较大，但是由于第二陶瓷芯片与第二电极面之间有放电间隙，只有当存在较大浪涌时，放电间隙放电导通后，第二压敏电阻才发挥自身功能，吸收较大的浪涌；

4、将第二陶瓷芯片与第三电极面密封连接后，第二陶瓷芯片与第二电极面形成的放电间隙为密封性空腔，从而与空气隔离，能防止第二陶瓷芯片和第二电极面与空气接触发生氧化，同时也防止第二陶瓷芯片和第二电极面在放电过程中发生氧化，保证正常的放电功能，使压敏电阻器对电路形成可靠保护。

附图说明：

图1为实施例1中的压敏电阻器的结构示意图。

图2为沿图1中A-A线的剖视图。

图3为图1中的压敏电阻器安装引脚后的结构。

图4为实施例2中的压敏电阻器的结构示意图。

图5为沿图4中B-B线的剖视图。

图6为图4中的压敏电阻器安装引脚后的结构。

图7为实施例3中的压敏电阻器的结构示意图。

图8为沿图7中C-C线的剖视图。

图9为图7中的压敏电阻器安装引脚后的结构。

图10为实施例4中的压敏电阻器的结构示意图。

图11为沿图10中D-D线的剖视图。

图12为图10中的压敏电阻器安装引脚后的结构。

图13为实施例5中的压敏电阻器的结构示意图。

图14为沿图13中E-E线的剖视图。

图15为图13中的压敏电阻器安装引脚后的结构。

图16为实施例6中的压敏电阻器的结构示意图。

图17为沿图16中F-F线的剖视图。

图18为图16中的压敏电阻器安装引脚后的结构。

图19为等效电路图.

图20为图19简化后的电路图。

图中标记：1-第一陶瓷芯片，11-第一电极面，12-第二电极面，13-第三电极面，14-凹槽，2-第二陶瓷芯片，21-第四电极面，22-第五电极面，23-第六电极面，D3-放电间隙，3-放电管，4-引脚，41-第一引脚，42-第二引脚，U-总的压敏电阻，U1-第一压敏电阻，U2-第二压敏电阻，U3-第三压敏电阻。

具体实施方式

下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

实施例1

本实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图1、图2和图3所示，芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片1，以及连接在该第一陶瓷芯片1上的第二陶瓷芯片2，电极面包括第一电极面11，以及布置在第一电极面11相对侧的第二电极面12和第三电极面13，所述第二电极面12和第三电极面13相对独立，所述第二陶瓷芯片2连接在第三电极面13后，该第二陶瓷芯片2与第二电极面12分离，且第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3，所述第三电极面13的面积小于第二电极面12的面积。

作为其中的一种实施方式，第一电极面11、第二电极面12和第三电极面13并排设置，既不相交也不平行，本发明所描述的多个电极面不相交是指在第一陶瓷芯片范围内的不相交，但包括电极面延伸后形成相交的情况。很容易想到的是，三个电极面采取平行布置的方式为另一种更优的实施方式。

由于第三电极面和第二电极面不平行，因此，第二陶瓷芯片连接在第三电极面上后，第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3为不等距间隙。

作为其中的一种实施方式，本实施例的第一陶瓷芯片1大致为L形板状，第一电极面11布置在一侧，第二电极面12和第三电极面13分别布置在另一侧的两个台阶面上，也可以采用其余结构形式的第一陶瓷芯片，如实施例3、实施例4、实施例5和实施例6中所描述的结构。

作为其中的一种实施方式，本实施例的第一陶瓷芯片为压敏瓷片，也可以采用其它具有压敏特性的材料制作成芯片，并且在制作成的芯片上设置如上述所述的各个电极面，其它具有压敏特性的材料包括压敏多晶材料、压敏高分子材料等。

作为其中的一种实施方式，本实施例的第二陶瓷芯片为压敏瓷片，也可以采用其它具有压敏特性的材料制作成芯片，并且在制作成的芯片上设置如上述所述的各个电极面，其它具有压敏特性的材料包括压敏多晶材料、压敏高分子材料等。

作为其中的一种实施方式，本实施例的第二陶瓷芯片为板状结构，两侧的板面上分别设置第四电极面21和第五电极面22，所述第四电极面21与第三电极面13连接，该第四电极面21与第二电极面12之间形成不等距间隙。

在本实施例的压敏电阻器上布置引脚4后，压敏电阻器形成的等效电路图如图19和图20所示，第五电极面上连接第一引脚41，第一电极面上连接第二引脚42，第一引脚41和第二引脚42接入电路后，第五电极面22和第一电极面11形成小电极面的第一压敏电阻U1，第四电极面21和第二电极面12形成放电间隙，相当于一个放电管3，空气的介电常数ε为1，使放电间隙的固有电容很低，第二电极面12和第一电极面11形成电极板面积更大的第二压敏电阻U2，第五电极面22和第四电极面21形成第三压敏电阻U3。在电路中第二压敏电阻U2、第三压敏电阻U3与放电间隙串联，第二压敏电阻U2、第三压敏电阻U3可以等效为一个总的压敏电阻U。在正常情况下，小电流特性由第一压敏电阻U1体现，在线路有大的浪涌的时候，第四电极面21和第二电极面12之间的放电间隙导通，第二压敏电阻U2和第三压敏电阻U3导通，因第二压敏电阻两侧的电极面较大，限压低，大部分能量由第二压敏电阻U2、第三压敏电阻U3和放电间隙吸收，浪涌波头由第一压敏电阻U1吸收可保证足够快的响应时间，浪涌脉冲绝大部分能量由总的压敏电阻U和第一压敏电阻U1并联后共同吸收，总的压敏电阻U吸收主要能量，实现了压敏电阻响应时间快、吸收能量强的优点同时具备固有电容低的优点。

压敏电阻器的实现机理如下：

压敏电阻器的静态电容量是由第三电极面13确定，第三电极面13可以做得很小，因此第一压敏电阻U1的电容量可以做得很小，压敏电阻器的压敏电压也是由第一压敏电阻U1确定的，在小电流特性上均表现为第一压敏电阻U1的特性，虽然第五电极面22、第二电极面12和第一电极面11之间电容较大，但第四电极面21和第二电极面12之间有一定放电间隙，介质差异，放电间隙（放电管3）的电容远低于第一压敏电阻U1的电容，放电间隙与第二压敏电阻U2、第三压敏电阻U3串联形成的电容由放电间隙确定，所以压敏电阻器的电容量可以做得很小，压敏电阻器的压敏电压也是由第一压敏电阻U1确定的，在小电流特性上均表现为第一压敏电阻U1的特性，第二压敏电阻U2和第三压敏电阻U3两侧的电极面可以做得较大，当大的浪涌冲击时，第二压敏电阻U2和第三压敏电阻U3之间的放电间隙放电，第二压敏电阻U2和第三压敏电阻U3同时吸收浪涌，第一压敏电阻U1、第二压敏电阻U2和第三压敏电阻U3共同组成一个压敏电阻特性。

实施例2

本实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图4、图5和图6所示，芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片1，以及连接在该第一陶瓷芯片1上的第二陶瓷芯片2，电极面包括第一电极面11，以及布置在第一电极面11相对侧的第二电极面12和第三电极面13，所述第二电极面12和第三电极面13相对独立，所述第二陶瓷芯片2连接在第三电极面13后，该第二陶瓷芯片2与第二电极面12分离，且第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3，所述第三电极面13的面积小于第二电极面12的面积。

作为其中的一种实施方式，本实施例的第一陶瓷芯片1为L形板状结构，在第一陶瓷芯片1较宽的一侧板面上设置有第一电极面11，所述第二电极面和第三电极面分别布置在第一电极面对侧的台阶面上，第二陶瓷芯片也为L形板状结构，在第二陶瓷芯片在较宽的一侧板面上设置有第五电极面22，在第五电极面22的相对侧的台阶面上分别布置第四电极面21和第六电极面23，第六电极面23与第三电极面13连接，第四电极面21与第二电极面12之间形成放电间隙D3。

作为其中的一种实施方式，第三电极面13与第一电极面11之间的距离大于第二电极面12与第一电极面11之间的距离，所述第二陶瓷芯片2连接在第三电极面13后，向所述第二电极面12方向延伸，使第二陶瓷芯片2在第二电极面12上的投影面与该第二电极面12形成部分重叠。很容易想到的是，也可以将第三电极面13与第一电极面11之间的距离设置为小于第二电极面12与第一电极面11之间的距离，如实施例3中所实施的方案。

本实施例中，第二陶瓷芯片2包括与所述第二电极面12形成放电间隙D3的第四电极面21，以及布置在该第四电极面21相对侧的第五电极面22，所述第四电极面21与所述第三电极面13连接。

作为其中的一种实施方式，所述第二陶瓷芯片2还包括与所述第三电极面13连接的第六电极面23，所述第六电极面23与所述第四电极面21为两个独立的电极面。所述第二陶瓷芯片2也可以只包括与第二电极面12形成放电间隙D3的第四电极面21，只需在第四电极21面对侧布置与第四电极面21形成第二陶瓷芯片2的电极件即可，另外的实施方式如实施例1中所示：将第二陶瓷芯片2布置为板状结构，在第四电极面21对侧布置第五电极面22，二者构成一个压敏电阻。

本实施例中，所述第一电极面11、第二电极面12和第三电极面13平行布置，且所述第二电极面12和第三电极面13在第一电极面11上的投影面均位于该第一电极面11范围内。也可以将第一电极面11、第二电极面12和第三电极面13布置为如实施例1中的不平行的结构形式，另外，第二电极面和第三电极面在第一电极面上的投影面也可以只与该第一电极面部分重合，使第二电极面和第三电极面分别与第一电极面形成压敏电阻即可。

本实施例的第二陶瓷芯片和第一陶瓷芯片组合成压敏电阻器后，连接上引脚4，包括将第一引脚41连接在第五电极面22上，将第二引脚42连接在第一电极面11上，形成的等效电路图如图19和图20所示，第五电极面22和第一电极面11形成小电极面第一压敏电阻U1，第四电极面21和第二电极面12形成放电间隙D3，相当于一个放电管3，第二电极面12和第一电极面11形成大面积第二压敏电阻U2，第五电极面22和第四电极面21形成第三压敏电阻U3，在电路中第二压敏电阻U2、第三压敏电阻U3与放电间隙串联，压敏电阻器的工作原理和实现机理与实施例1相同，在此不再赘述。

实施例3

本实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图7、图8和图9所示，芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片1，以及连接在该第一陶瓷芯片1上的第二陶瓷芯片2，电极面包括第一电极面11，以及布置在第一电极面11相对侧的第二电极面12和第三电极面13，所述第二电极面12和第三电极面13相对独立，所述第二陶瓷芯片2连接在第三电极面13后，该第二陶瓷芯片2与第二电极面12分离，且第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3，所述第三电极面13的面积小于第二电极面12的面积。

作为其中的一种实施方式，本实施例的第一陶瓷芯片1大致为矩形体结构，在第一陶瓷芯片1一侧布置有第一电极面11，在电极面11相对一侧，分别布置有第二电极面12和第三电极面13，且第二电极面12距第一电极面11之间的距离大于第三电极面13距第一电极面11之间的距离，也可以将第一陶瓷芯片1布置为其它结构形式，如实施例1、实施例2、实施例4、实施例5和实施例6。

作为其中的一种实施方式，本实施例的第二陶瓷芯片2的结构与本实施例的第一陶瓷芯片1大致相同，也为矩形体结构，在第二陶瓷芯片2一侧布置有第五电极面22，在第五电极面22相对一侧，分别布置有第四电极面21和第六电极面23，且第四电极面21距第五电极面22之间的距离小于第六电极面23距第五电极面22之间的距离，使第四电极面21与第二电极面12之间形成放电间隙D3，也可以将第二陶瓷芯片2布置为其它结构形式，如其它实施例中所描述的结构形式。

作为其中的一种实施方式，所述第二电极面12延伸至第一陶瓷芯片1的两端，所述第四电极面21也对应延伸至第二陶瓷芯片2的两端。也可以不延伸至两端，而只是设置在部分范围内，使第二陶瓷芯片2将第一陶瓷芯片1盖合，从而在凹凸腔内形成放电间隙D3。

本实施例的第二陶瓷芯片和第一陶瓷芯片组合成压敏电阻器后，连接上引脚4，包括将第一引脚41连接在第五电极面22上，将第二引脚42连接在第一电极面11上，形成的等效电路图如图19和图20所示，第五电极面22和第一电极面11形成小电极面的第一压敏电阻U1，第四电极面21和第二电极面12形成放电间隙D3，相当于一个放电管3，第二电极面12和第一电极面11形成电极板面积更大的第二压敏电阻U2，第五电极面22和第四电极面21形成第三压敏电阻U3，在电路中第二压敏电阻U2、第三压敏电阻U3与放电间隙串联，压敏电阻器的工作原理和实现机理与实施例1相同，在此不再赘述。

实施例4

本实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图10、图11和图12所示，芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片1，以及连接在该第一陶瓷芯片1上的第二陶瓷芯片2，电极面包括第一电极面11，以及布置在第一电极面11相对侧的第二电极面12和第三电极面13，所述第二电极面12和第三电极面13相对独立，所述第二陶瓷芯片2连接在第三电极面13后，该第二陶瓷芯片2与第二电极面12分离，且第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3，所述第三电极面13的面积小于第二电极面12的面积。

本实施例的压敏电阻器与实施例4中的结构基本相同，不同之处在于：

第一陶瓷芯片1的第二电极面12距第一电极面11之间的距离小于第三电极面13距第一电极面11之间的距离，对应地，第二陶瓷芯片2的第四电极面21距第五电极面22之间的距离大于第六电极面23距第五电极面22之间的距离，从而使第二电极面12和第四电极面21之间形成放电间隙。

本实施例的第一陶瓷芯片为矩形体结构，相当于在矩形体的表面上开设了凹槽，该凹槽既可以贯通矩形体表面，也可以不贯通矩形体表面，而只是在矩形体表面开设了一个凹槽。

本实施例中，凹槽不贯通矩形体结构的第一陶瓷芯片表面，第三电极面13为布置在所述第二电极面12外侧的环形电极面，第一陶瓷芯片1的凹槽设置为矩形体凹槽，凹槽槽底设置第二电极面12，第三电极面13布置在开设该凹槽的端面上，使得第三电极面13为矩形环形面，凹槽也可以采用其它结构形式的凹槽，只要与第一陶瓷芯片1组合的第二陶瓷芯片2的第四电极面21与第二电极面12形成放电间隙D3即可。

本实施例的第二陶瓷芯片和第一陶瓷芯片组合成压敏电阻器后，连接上引脚4，包括将第一引脚41连接在第五电极面22上，将第二引脚42连接在第一电极面11上，形成的等效电路图如图19和图20所示，压敏电阻器的工作原理和实现机理与实施例4完全相同，在此不再赘述。

实施例5

实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图13、图14和图15所示，芯片式低固有电容压敏电阻器，包括设有多个电极面的第一陶瓷芯片1，以及连接在该第一陶瓷芯片1上的第二陶瓷芯片2，电极面包括第一电极面11，以及布置在第一电极面11相对侧的第二电极面12和第三电极面13，所述第二电极面12和第三电极面13相对独立，所述第二陶瓷芯片2连接在第三电极面13后，该第二陶瓷芯片2与第二电极面12分离，且第二陶瓷芯片2与所述第二电极面12之间形成放电间隙D3，所述第三电极面13的面积小于第二电极面12的面积。

作为其中的一种实施方式，本实施例的第一陶瓷芯片1和第二陶瓷芯片2均为圆柱体结构，所述第一陶瓷芯片1上设有凹槽14，该凹槽14位于所述第一电极面11的相对侧，所述凹槽14的底面上设有第二电极面12，沿所述第一陶瓷芯片1开设该凹槽14的端面设为所述第三电极面13，所述第二陶瓷芯片2在两个底面上分别设置第四电极面21和第五电极面22，将该第二陶瓷芯片2与第一陶瓷芯片1组合后，第二陶瓷芯片2的第四电极面21连接在第一陶瓷芯片1的第三电极面13上，所述第四电极面21与所述凹槽14底面的第二电极面12形成放电间隙D3。第一陶瓷芯片1和第二陶瓷芯片2也可以采取其它的结构形式，如实施例3和实施例4中所描述的实施方式。

另外，当第一陶瓷芯片上设置有凹槽时，和第一陶瓷芯片组合的第二陶瓷芯片可以采用本实施例所实施的圆柱体结构，也可以采用其它的结构形式，如实施例6中所实施的方式。

作为其中的一种实施方式，圆柱体结构的第一陶瓷芯片1一端为第一电极面11，另一端开设有圆柱孔状的凹槽14，该圆柱孔的底面为第二电极面12，圆环形端面设置为第三电极面13。

作为其中的一种实施方式，开设在第一陶瓷芯片1上的圆柱孔与圆柱体结构的第一陶瓷芯片同心。很容易想到的是，开设在第一陶瓷芯片上的圆柱孔可以布置在端面任何位置，只要圆柱孔底面上的第二电极面与第二陶瓷芯片形成放电间隙即可。

作为其中的一种实施方式，本实施例中的所述第二陶瓷芯片2与第三电极面133密封连接，使所述第二电极面12与第二陶瓷芯片2之间形成的放电间隙为密闭性空腔，采用密封连接的方式是为了防止第二陶瓷芯片2和第二电极面12与空气接触发生氧化，同时也防止第二陶瓷芯片2和第二电极面12在放电过程中发生氧化，也可以采用普通焊接的方式使第二陶瓷芯片2连接在第三电极面13上，不进行密封。

虽然本实施例中的第二陶瓷芯片和第一陶瓷芯片的主体结构与实施例3和实施例4不同，但第二陶瓷芯片和第一陶瓷芯片组合成压敏电阻器后，连接上引脚4，包括将第一引脚41连接在第五电极面22上，将第二引脚42连接在第一电极面11上，形成的等效电路图如图19和图20所示，压敏电阻器的工作原理和实现机理与实施例4和实施例5完全相同，在此不再赘述。

实施例6

本实施例的芯片式低固有电容压敏电阻器用于保护电路中。

如图16、图17和图18所示，本实施例的压敏电阻器与实施例5基本相同，不同之处在于：

所述第二陶瓷芯片2为圆柱体结构，该圆柱体结构的一端为第五电极面22，另一端开设有凹槽，该凹槽的底面为第四电极面21，端面为第六电极面23，第二陶瓷芯片2上的凹槽与第一陶瓷芯片1上的凹槽对应设置。

作为其中的一种实施方式，所述凹槽为圆柱孔，第二陶瓷芯片2上的凹槽与第一陶瓷芯片1上的凹槽对应设置。

本实施例第二陶瓷芯片和第一陶瓷芯片的主体结构与实施例3和实施例4不同，但第二陶瓷芯片和第一陶瓷芯片组合成压敏电阻器后，连接上引脚4，包括将第一引脚41连接在第五电极面22上，将第二引脚42连接在第一电极面11上，形成的等效电路图如图19和图20所示，压敏电阻器的工作原理和实现机理与实施例4和实施例5完全相同，在此不再赘述。

实施例7

本实施例的压敏电阻器制造方法用于制造压敏电阻器的过程中。

压敏电阻器制造方法，在制造如实施例1-6中的压敏电阻器时，采用常规的制造方法，包括布置电极引脚，然后采用制造常规压敏电阻器过程进行生产、制造，包括清洗、包封、固化、标志和测量等步骤，从而形成由引脚组成的单口压敏器件。

Claims (11)

1.一种芯片式低固有电容压敏电阻器，其特征在于，包括设有多个电极面的第一陶瓷芯片，以及连接在该第一陶瓷芯片上的第二陶瓷芯片，所述电极面包括第一电极面，以及布置在第一电极面相对侧的第二电极面和第三电极面，所述第二电极面和第三电极面相对独立，所述第二陶瓷芯片连接在第三电极面后，该第二陶瓷芯片与第二电极面分离，且第二陶瓷芯片与所述第二电极面之间形成放电间隙，所述第三电极面的面积小于第二电极面的面积。

2.根据权利要求1所述的芯片式低固有电容压敏电阻器，其特征在于，所述第三电极面与第一电极面之间的距离大于第二电极面与第一电极面之间的距离，所述第二陶瓷芯片连接在第三电极面后，向所述第二电极面方向延伸，使第二陶瓷芯片在第二电极面上的投影面与该第二电极面形成部分重叠。

3.根据权利要求1所述的芯片式低固有电容压敏电阻器，其特征在于，所述第二陶瓷芯片包括与所述第二电极面形成放电间隙的第四电极面，以及布置在该第四电极面相对侧的第五电极面。

4.根据权利要求3所述的芯片式低固有电容压敏电阻器，其特征在于，所述第四电极面与所述第三电极面连接。

5.根据权利要求3所述的芯片式低固有电容压敏电阻器，其特征在于，所述第二陶瓷芯片还包括与所述第三电极面连接的第六电极面，所述第六电极面与所述第四电极面为两个独立的电极面。

6.根据权利要求1-5之一所述的芯片式低固有电容压敏电阻器，其特征在于，所述第一电极面、第二电极面和第三电极面平行布置，且所述第二电极面和第三电极面在第一电极面上的投影面均位于该第一电极面范围内。

7.根据权利要求1-5之一所述的芯片式低固有电容压敏电阻器，其特征在于，所述第一陶瓷芯片上设有凹槽，该凹槽位于所述第一电极面的相对侧，所述凹槽的底面上设有第二电极面，沿所述第一陶瓷芯片开设该凹槽的端面设为所述第三电极面，所述第二陶瓷芯片连接在该第三电极面上，与所述凹槽的底面形成放电间隙。

8.根据权利要求7所述的芯片式低固有电容压敏电阻器，其特征在于，所述第三电极面为布置在所述第二电极面外侧的环形电极面。

9.根据权利要求7所述的芯片式低固有电容压敏电阻器，其特征在于，所述第一陶瓷芯片为圆柱体结构，该圆柱体结构的一端为第一电极面，另一端开设有圆柱孔，该圆柱孔的底面为第二电极面，圆环形端面为第三电极面。

10.根据权利要求7所述的芯片式低固有电容压敏电阻器，其特征在于，所述第二陶瓷芯片与第一陶瓷芯片结构相同，包括对应第一陶瓷芯片第一电极面的第五电极面、对应第一陶瓷芯片第二电极面的第四电极面和对应第一陶瓷芯片第三电极面的第六电极面，所述第二陶瓷芯片与第一陶瓷芯片相向重合设置，使得所述第一陶瓷芯片的第三电极面与第二陶瓷芯片的第六电极面电连接，所述第一陶瓷芯片的第二电极面与第二陶瓷芯片的第四电极面之间形成放电间隙。

11.根据权利要求3 或4或5或8或9或10所述的芯片式低固有电容压敏电阻器，其特征在于，所述第二陶瓷芯片与第一陶瓷芯片密封连接，使得所述第一陶瓷芯片的第二电极面与第二陶瓷芯片的第四电极面之间形成的放电间隙为密闭性空腔。

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