CN110365324A - 一种功率管栅极驱动电路 - Google Patents

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Abstract

本发明公开了一种功率管栅极驱动电路，包括分别用于对高侧功率管、低侧功率管进行栅极控制的高侧驱动电路与低侧驱动电路，以及上电保护电路；所述上电保护电路为包含耗尽型JFET器件的JFET上电保护电路，所述JFET上电保护电路通过检测电源电压的值控制耗尽型JFET器件的开关状态，耗尽型JFET器件根据电源电压的改变，调整自身耗尽层宽度以调节电流支路的通断，从而达到在母线上电时防止功率管误开启，母线上电后减少电路功耗的目的。相比现有技术，本发明技术方案可在有效实现上电保护功能的同时大幅降低电路功耗。

Description

一种功率管栅极驱动电路
技术领域
本发明涉及一种功率管栅极驱动电路，属于模拟集成电路技术领域。
背景技术
随着电子电力技术的飞速发展，特别是IGBT和MOSFET等高频自关断元器件应用的日益广泛，驱动电路的设计就显得十分重要，尤其是高压集成电路HVIC驱动的设计。采用性能良好的驱动电路能够使功率开关器件工作在理想的开关状态，同时缩短开关时间，减小开关损耗，对系统的运转效率和稳定性都有重要的意义。
图1是传统的功率管栅极驱动电路的内部框图。传统的功率管栅极驱动电路一般包括高侧驱动电路与低侧驱动电路。高侧驱动电路工作的电平范围较高，其电源信号为VB，地信号为VS，输入信号为HIN，输出信号为HO；低侧驱动电路工作的电平范围较低，其电源信号为VCC，地信号为GND，输入信号为LIN，输出信号为LO；如图1所示，高、低侧驱动电路分别将高侧输入信号HIN、低侧输入信号LIN进行信号处理之后，输出高侧信号HO、低侧信号LO，分别对高、低侧功率管进行栅极控制，以控制电路的开关状态。但是由于电路的输出信号直接连接至功率管栅极，无保护措施，在母线电压VBUS上电时，由于寄生电容C1、C2(由于这两个元件并不实际存在，因此附图中均采用虚线连接以示区分)的存在，所述电容C1、电容C2两端产生dV/dt扰动，寄生电容C1、C2将会充电，高、低侧功率器件M1、M2的栅极电位相应抬高。栅源电压VGS高于功率管开启电压时，功率管会发生误开启，导致整个电路不能正常工作。
现有技术中，有多种方案可以很好地解决上述的上电误开启问题，目前一种常见的方法是在功率管的栅极和源极之间接入一个阻值较小的电阻，其电路原理如图3所示。这种解决方案的原理是通过在功率管栅极与源极之间接入一个阻值较小的电阻，当发生dV/dt扰动时，寄生电容的充电电流流过该电阻，由于该电阻阻值较小，dV/dt扰动在功率管栅源端产生的扰动峰值小于功率管开启电压，达到上电保护的目的。
寄生电容C1、C2上的电流公式为：
公式1中iC表示电容的充放电电流，Q代表电容存储的电荷量，t代表时间，VC表示电容两端的电压，C代表电容的电容值。由公式1可知，dV/dt扰动会产生充放电电流iC。
电阻R1、R2上的电压公式为：
VR＝iCR 公式2
公式2中VR表示电阻两端的电位差，iC表示电容的充放电电流，R表示电阻的阻值。由公式2可知电阻两端的电位差与电容的充放电电流成正比关系，在电容充放电电流确定的情况下，电阻阻值越小，电阻两端的压差也就越小，即功率管栅源电压越小。
母线VBUS上电产生dV/dt扰动，寄生电容的充电电流流过栅极、源极间的电阻，由于电阻阻值较小，导致电阻两端的压差小于功率管开启电压，通过这种方法来避免母线VBUS上电时的误开启。这种方案虽然能解决母线上电时误开启的问题，但是当驱动电路正常工作且驱动电路的输出为高电平时，将有较大电流流过所述电阻，且所述电阻的阻值越小，电流越大，使得驱动电路功耗增加。
发明内容
本发明所要解决的技术问题在于克服现有基于下拉电阻的上电保护技术的不足，提供一种功率管栅极驱动电路，可在有效实现上电保护功能的同时大幅降低电路功耗。
本发明具体采用以下技术方案解决上述技术问题：
一种功率管栅极驱动电路，包括分别用于对高侧功率管、低侧功率管进行栅极控制的高侧驱动电路与低侧驱动电路，以及上电保护电路；所述上电保护电路为包含耗尽型JFET器件的JFET上电保护电路，所述JFET上电保护电路通过检测电源电压的值控制耗尽型JFET器件的开关状态，耗尽型JFET器件根据电源电压的改变，调整自身耗尽层宽度以调节电流支路的通断，从而达到在母线上电时防止功率管误开启，母线上电后减少电路功耗的目的。
作为其中一个实现方案，所述JFET上电保护电路由均为耗尽型P沟道JFET器件的第一JFET器件、第二JFET器件构成；第一JFET器件的栅极连接高侧电源，第一JFET器件的漏极与高侧驱动电路输出端、高侧功率管的栅极连接，第一JFET器件的源极连接高侧地，第二JFET器件的栅极连接低侧电源，第二JFET器件的漏极与低侧驱动电路输出端、低侧功率管的栅极连接，第二JFET器件的源极连接低侧地。
进一步优选地，所述第一JFET器件的栅源击穿电压大于高侧电源与高侧地的电压差值，所述第一JFET器件的栅源夹断电压小于高侧电源与高侧地的电压差值，所述第一JFET器件的最大漏源电压大于高侧输出的高电平与高侧地的电压差值，所述第二JFET器件的栅源击穿电压大于低侧电源与低侧地的电压差值，所述第二JFET器件的栅源夹断电压小于低侧电源与低侧地的电压差值，所述第二JFET器件的最大漏源电压大于低侧输出的高电平与高侧地的电压差值。
作为另一个实现方案，所述JFET上电保护电路由均为耗尽型N沟道JFET器件的第一JFET器件、第二JFET器件，以及第一电阻、第二电阻构成；第一JFET器件的漏极与高侧驱动电路输出端、高侧功率管的栅极连接，第一JFET器件的源极与第一电阻的一端连接，第一电阻的另一端与第一JFET器件的栅极、高侧地连接，第二JFET器件的漏极与低侧驱动电路输出端、低侧功率管的栅极连接，第二JFET器件的源极与第二电阻的一端连接，第二电阻的另一端与第二JFET器件的栅极、低侧地连接。
进一步优选地，所述第一JFET器件的栅源击穿电压大于第一电阻上的最大压降值，所述第一JFET器件的最大漏源电压大于高侧输出的高电平与高侧地的电压差值，所述第二JFET器件的栅源击穿电压大于第二电阻上的最大压降值，所述第二JFET器件的最大漏源电压大于低侧输出的高电平与高侧地的电压差值。
相比现有技术，本发明技术方案具有以下有益效果：
(1)本发明利用耗尽型JFET器件的开关特性，使得所述JFET器件在母线VBUS上电时处于导通状态并使得其导通电阻随相应电源的增大而缓慢增大，使得dV/dt扰动产生时，在功率管栅端引起的电压小于功率管的开启电压，达到了上电保护的作用；并且所述JFET器件在母线VBUS上电后截止或接近截止状态，当驱动电路输出为低电平时，没有电流通过所述JFET器件；当驱动电路输出为高电平时，没有或仅有较小的电流通过所述JFET器件，达到了减少电路功耗的目的。
(2)本发明无需引入高压器件，电路简单，仅通过检测电源电压值的改变就可以实现电路的通断，整体电路易于集成。
(3)本发明电路不会对功率管正常的开关特性和导通性能产生影响。
附图说明
图1为传统的功率管驱动电路的结构示意图；
图2为图1传统功率管驱动电路母线上电时功率管栅源电压波形图；
图3为现有技术中一种使用下拉电阻进行上电保护方案的原理示意图；
图4为图3电路中母线上电时功率管栅源电压波形图；
图5为图3电路中上电后驱动电路正常工作时的电流波形图；
图6为本发明功率管栅极驱动电路第一个实施例的电路原理示意图；
图7为第一个实施例的功率管栅极驱动电路中母线上电时功率管栅源电压波形图；
图8为第一个实施例的功率管栅极驱动电路中母线上电后驱动电路正常工作时的电流波形图；
图9为本发明功率管栅极驱动电路第二个实施例的电路原理示意图；
图10为第二个实施例的功率管栅极驱动电路中母线上电时功率管栅源电压波形图；
图11为第二个实施例的功率管栅极驱动电路中母线上电后驱动电路正常工作时的电流波形图。
具体实施方式
针对现有功率管栅极驱动电路采用下拉电阻进行上电保护所存在的功耗大的问题，本发明的解决思路是摒弃传统的下拉电阻，采用包含耗尽型JFET器件的JFET上电保护电路，所述JFET上电保护电路通过检测电源电压的值控制耗尽型JFET器件的开关状态，耗尽型JFET器件根据电源电压的改变，调整自身耗尽层宽度以调节电流支路的通断，从而达到在母线上电时防止功率管误开启，母线上电后减少电路功耗的目的。
本发明方案利用耗尽型JFET器件的开关特性，使得所述JFET器件在母线VBUS上电时处于导通状态并使得其导通电阻随相应电源的增大而缓慢增大，使得dV/dt扰动产生时，在功率管栅端引起的电压小于功率管的开启电压，达到了上电保护的作用；并且所述JFET器件在母线VBUS上电后截止或接近截止状态，当驱动电路输出为低电平时，没有电流通过所述JFET器件；当驱动电路输出为高电平时，没有或仅有较小的电流通过所述JFET器件，达到了减少电路功耗的目的。
为便于公众理解，下面通过两个具体实施例来对本发明的技术方案进行进一步详细说明：
实施例1、
本实施例的功率管栅极驱动电路如图6所示，包括分别用于对高侧功率管、低侧功率管进行栅极控制的高侧驱动电路与低侧驱动电路，以及包含耗尽型JFET器件的JFET上电保护电路。
高侧驱动电路工作电平在VB和VS之间，高侧驱动电路高电平VB相当于高侧“电源”，高侧驱动电路低电平VS相当于高侧“地”。高侧驱动电路用于将高侧输入信号HIN进行数据处理后产生高侧输出信号HO。
低侧驱动电路工作电平在VCC和GND之间。低侧驱动电路用于将低侧输入信号LIN进行数据处理后产生低侧输出信号LO。
如图6所示，本实施例的JFET上电保护电路将现有技术的下拉电阻替换成耗尽型P沟道JFET器件，耗尽型P沟道JFET器件M3的漏极与高侧功率管M1的栅极互连并连接高侧输出信号HO，耗尽型P沟道JFET器件M3的栅极连接至高侧电源VB，耗尽型P沟道JFET器件M3的源极连接至高侧地VS，耗尽型P沟道JFET器件M4的漏极与低侧功率管M2的栅极互连并连接低侧输出信号LO，耗尽型P沟道JFET器件M4的栅极连接至低侧电源VCC，耗尽型P沟道JFET器件M4的源极连接至低侧地GND。
耗尽型P沟道JFET器件的开关特性为：
当0≤Vgs3<UGSP(off)时，器件源漏两端导通，且Vgs3越大导通电阻越大；当Vgs3≥UGS(off)时，器件源漏两端截止。其中，UGSP(off)为耗尽型P沟道JFET器件的夹断电压且UGSP(off)>0。
M3处于导通状态需要满足：
0≤Vgs3＝VB-VS<UGSP3(off) 公式3
M4处于导通状态需要满足：
0≤Vgs4＝VCC-GND<UGSP4(off) 公式4
M3处于关断状态需要满足：
Vgs3＝VB-VS≥UGSP3(off) 公式5
M4处于关断状态需要满足：
Vgs4＝VCC-GND≥UGSP4(off) 公式6
其中UGSP3(off)为耗尽型P沟道JFET器件M3的夹断电压，Vgs3为M3的栅漏电压，UGSP4(off)为耗尽型P沟道JFET器件M4的夹断电压，Vgs4为M4的栅漏电压。
从公式3、4、5、6可知，当母线VBUS未上电时，VB＝VS＝VCC＝GND＝0，M3、M4均保持常通状态，此时M3、M4相当于图3中连接在功率管栅源两端的下拉电阻R1、R2，阻值恒定；当母线上电后，VCC从0V变化到额定工作电压，VS与GND保持0V不变，VB从0V变化到VCC，即Vgs3、Vgs4均从0V变化到VCC，随着Vgs3、Vgs4的增大，M3、M4的导通沟道逐渐变窄，导通电阻逐渐增大，当Vgs3、Vgs4的值均超过夹断电压VGS3(off)、VGS4(off)时，M3、M4的导通沟道均被夹断，此时JFET器件均处于关断状态；母线上电后，VCC的值稳定在额定工作电压，VB的值稳定在VS+VCC，M3、M4的导通沟道始终处于夹断状态。从而达到在母线上电时防止功率管误开启，母线上电后减少电路功耗的目的。
为保证以上功能稳定准确实现，M3的栅源击穿电压应大于高侧电源与高侧地的电压差值，M3的栅源夹断电压应小于高侧电源与高侧地的电压差值，M3的最大漏源电压应大于高侧输出的高电平与高侧地的电压差值，M4的栅源击穿电压应大于低侧电源与低侧地的电压差值，M4的栅源夹断电压应小于低侧电源与低侧地的电压差值，M4的最大漏源电压应大于低侧输出的高电平与高侧地的电压差值。
图7显示了图6功率管栅极驱动电路中母线上电时高侧输出端的电压波形图。母线上电产生dV/dt扰动，高侧功率管栅漏寄生电容C1进行充电将高侧功率管栅极电位抬高，但由于此时JFET器件M3仍处于导通状态，可看作阻值较小的下拉电阻，充电电流流过M3源漏两端产生的电压小于功率管M1的开启电压。母线上电时，低侧功率管栅漏电容充电同样也会将低侧功率管栅极电位抬高，但此时电流流过M4源漏两端电压产生的电压小于功率管M2的开启电压。因此本发明提出功率管栅极驱动电路具有上电保护的特点。
该功率管栅极驱动电路正常工作时驱动电路高侧输入输出以及流过M3源漏端电流波形图如图8所示。在驱动电路高侧输出信号HO为低电平时，本实施例中的耗尽型P沟道JFET器件M3和现有技术中的下拉电阻均无电流通过，但是在驱动电路高侧输出信号HO为高电平时，本实施例中的耗尽型P沟道JFET器件M3依旧无电流通过。因此本实施例的功率管栅极驱动电路具有母线上电后减少电路功耗的特点。
实施例2、
本实施例的功率管栅极驱动电路如图9所示，同样包括分别用于对高侧功率管、低侧功率管进行栅极控制的高侧驱动电路与低侧驱动电路，以及包含耗尽型JFET器件的JFET上电保护电路，不同之处在于本实施例中的JFET上电保护电路由两个耗尽型N沟道JFET器件M3、M4以及电阻R1、R2所构成。JFET器件M3的漏极与高侧驱动电路输出端、高侧功率管的栅极连接，JFET器件M3的源极与电阻R1的一端连接，电阻R1的另一端与JFET器件M3的栅极、高侧地VS连接，JFET器件M4的漏极与低侧驱动电路输出端、低侧功率管的栅极连接，JFET器件M4的源极与电阻R2的一端连接，电阻R2的另一端与JFET器件M4的栅极、低侧地GND连接。
该JFET上电保护电路的原理同样是通过检测耗尽型N沟道JFET器件的栅极与源极的的电压差值，控制耗尽型N沟道JFET器件导通沟道的宽度，从而控制所述JEFT器件的导通电阻。
在本实施例中，JFET上电保护电路的高侧与低侧电路结构、工作原理特征完全相同，故只分析JFET保护电路的高侧工作原理特征，当高侧驱动电路输出信号HO为高电平时，电流通过电阻R1，在所述电阻两端产生电位差，即在所述耗尽型N沟道JFET器件的栅源端产生负的电位差，其中耗尽型N沟道JFET器件的开关特性为：
当UGSN(off)<Vgs3≤0时，器件源漏两端导通，且Vgs3越小导通电阻越大；当Vgs3<UGSN(off)时，器件源漏两端截止。其中，UGSN(off)为耗尽型N沟道JFET器件的夹断电压且UGSN(off)<0。
故所述耗尽型N沟道JFET器件的栅源端产生负的电位差，导致所述JFET器件的导通电阻增大，使通过所述JFET器件的电流变小。通过增大电阻R1的阻值，可以在所述耗尽型N沟道JFET器件的栅源端产生更大的负的电位差，使所述JFET器件的导通电阻更大，通过所述JFET器件的电流更小。但所述电阻R1取值不能过大，仍要具备母线上电时，防止高侧功率器件M1误导通的功能，否则当dV/dt噪声产生时，所述JFET器件M3与所述电阻R1上的压降就超过了所述高侧功率器件M1的阈值，导致所述高侧功率器件M1误开启，有违设计初衷。
电阻R1正确取值后，应达到这样的效果：当母线上电时，在所述JFET器件M3与所属电阻R1上的压降不超过所述高侧功率器件M1的开启阈值，；在母线上电后，输出为高电平时，所述JFET器件M3的栅源负电压导致所述JFET器件M3导通电阻增大，此时所述JFET器件M3的导通电阻与所述电阻R1的阻值的和应尽可能的大，以减小电流。
优选地，其中M3的栅源击穿电压大于电阻R1上的最大压降值，M3的最大漏源电压大于高侧输出的高电平与高侧地的电压差值，M4的栅源击穿电压大于电阻R2上的最大压降值，M4的最大漏源电压大于低侧输出的高电平与高侧地的电压差值。
图10是图9所示功率管栅极驱动电路在母线上电时高侧输出端的电压波形图。母线上电产生dV/dt扰动，高侧功率管栅漏寄生电容C1进行充电将高侧功率管栅极电位抬高，充电电流流过所述电阻R1，在所述JFET器件M3的栅源端产生负的电压差，所述JFET器件M3的导通电阻增大。在所述电阻R1的正确取值下，此时所述JFET器件M3漏源两端与所述电阻R1上压降的和小于所述高侧功率器件M1的开启阈值。
图11是图9所示功率管栅极驱动电路正常工作时驱动电路高侧输入输出以及流过M3源漏端电流波形图。在驱动电路高侧输出信号HO为低电平时，本实施例中的耗尽型N沟道JFET器件M3中无电流通过，但是在驱动电路高侧输出信号HO为高电平时，由于所述耗尽型N沟道JFET器件M3的栅源端产生了负的电位差，导致所述JFET器件M3的导通电阻增大，降低了流过所述JFET器件M3的电流值。
这种方案虽然通过控制耗尽型N沟道JFET器件的导通电阻，减小了通过所述JFET器件的电流，使得此电流的值小于同等情况下图3采用下拉电阻的现有技术的电流值，减小了驱动电路的功耗，但是当驱动电路的输出为高电平时，依旧存在着一定的电流通过所述JFET器件，并且需要额外的两个电阻，因此其技术效果比图6所示的功率管栅极驱动电路略差。

Claims (5)

1.一种功率管栅极驱动电路，包括分别用于对高侧功率管、低侧功率管进行栅极控制的高侧驱动电路与低侧驱动电路，以及上电保护电路；其特征在于，所述上电保护电路为包含耗尽型JFET器件的JFET上电保护电路，所述JFET上电保护电路通过检测电源电压的值控制耗尽型JFET器件的开关状态，耗尽型JFET器件根据电源电压的改变，调整自身耗尽层宽度以调节电流支路的通断，从而达到在母线上电时防止功率管误开启，母线上电后减少电路功耗的目的。
2.如权利要求1所述功率管栅极驱动电路，所述JFET上电保护电路由均为耗尽型P沟道JFET器件的第一JFET器件、第二JFET器件构成；第一JFET器件的栅极连接高侧电源，第一JFET器件的漏极与高侧驱动电路输出端、高侧功率管的栅极连接，第一JFET器件的源极连接高侧地，第二JFET器件的栅极连接低侧电源，第二JFET器件的漏极与低侧驱动电路输出端、低侧功率管的栅极连接，第二JFET器件的源极连接低侧地。
3.如权利要求2所述功率管栅极驱动电路，所述第一JFET器件的栅源击穿电压大于高侧电源与高侧地的电压差值，所述第一JFET器件的栅源夹断电压小于高侧电源与高侧地的电压差值，所述第一JFET器件的最大漏源电压大于高侧输出的高电平与高侧地的电压差值，所述第二JFET器件的栅源击穿电压大于低侧电源与低侧地的电压差值，所述第二JFET器件的栅源夹断电压小于低侧电源与低侧地的电压差值，所述第二JFET器件的最大漏源电压大于低侧输出的高电平与高侧地的电压差值。
4.如权利要求1所述功率管栅极驱动电路，其特征在于，所述JFET上电保护电路由均为耗尽型N沟道JFET器件的第一JFET器件、第二JFET器件，以及第一电阻、第二电阻构成；第一JFET器件的漏极与高侧驱动电路输出端、高侧功率管的栅极连接，第一JFET器件的源极与第一电阻的一端连接，第一电阻的另一端与第一JFET器件的栅极、高侧地连接，第二JFET器件的漏极与低侧驱动电路输出端、低侧功率管的栅极连接，第二JFET器件的源极与第二电阻的一端连接，第二电阻的另一端与第二JFET器件的栅极、低侧地连接。
5.如权利要求4所述功率管栅极驱动电路，其特征在于，所述第一JFET器件的栅源击穿电压大于第一电阻上的最大压降值，所述第一JFET器件的最大漏源电压大于高侧输出的高电平与高侧地的电压差值，所述第二JFET器件的栅源击穿电压大于第二电阻上的最大压降值，所述第二JFET器件的最大漏源电压大于低侧输出的高电平与高侧地的电压差值。
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