CN110326094A - 用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法 - Google Patents

用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法 Download PDF

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Abstract

本发明公开一种用于测量半导体装置上的掩埋缺陷的三维校准结构。所述三维校准结构包含具有一或多个经编程表面缺陷的缺陷标准晶片DSW。所述三维校准结构包含沉积于所述DSW上的平坦化层。所述三维校准结构包含沉积于所述平坦化层上的层堆叠。所述层堆叠包含两个或多于两个交替层。所述三维校准结构包含沉积于所述层堆叠上的罩盖层。在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙。所述三维校准结构包含形成到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中的一或多个孔。

Description

用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及 方法
相关申请案的交叉参考
本申请案根据35 U.S.C.§119(e)规定主张以下申请案的权益：于2017年2月3日申请的标题为“用于三维半导体晶片检验的测量掩埋缺陷的测试结构及方法(TESTSTRUCTURES AND METHODS TO MEASURE BURIED DEFECTS FORTHREE-DIMENSIONALSEMICONDUCTOR WAFER INSPECTION)”且以菲利普密斯(Philip Measor)及罗伯特M.达能(Robert M.Danen)为发明人的序列号为62/454,645的美国临时专利申请案；及于2017年11月16日申请的标题为“用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法(THREE-DIMENSIONAL CALIBRATION STRUCTURES AND METHODS FOR MEASURING BURIEDDEFECTS ON A THREE-DIMENSIONAL SEMICONDUCTOR WAFER)”且以菲利普密斯及罗伯特M.达能为发明人的序列号为62/587,298的美国临时专利申请案，所述案以全文引用的方式并入本文中。
技术领域
本发明大体上涉及半导体晶片制造及计量，且更特定来说，涉及用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法。
背景技术
制造半导体装置(例如逻辑及存储器装置)通常包含使用大量半导体制造工艺及计量过程来处理半导体装置以形成半导体装置的各种特征及多个层。一些制造工艺利用光掩模/光罩来将特征印刷于半导体装置(例如晶片)上。随着半导体装置在横向上变得越来越小且垂直延伸，开发出增强型检验及重检装置与程序以增加晶片及光掩模/光罩检验过程的分辨率、速度及处理量变得至关重要。
一种类型的半导体装置涉及3D NAND技术，其中数据存储单元层垂直堆叠。随着3DNAND半导体装置中的层及存储元件的数目增加，光学检验或电检验变量(包含(但不限于)景深、球面像差、色像差、相干性、着陆能量、光束电流、z轴向载物台(z-stage)迟滞或类似物)可受影响，而导致需要校准特性化工具。
校准用于3D NAND半导体装置的特性化工具的一个过程涉及：取得具有一或多个经编程缺陷表面的缺陷标准晶片(DSW)的测量值以演示且建立特性化工具的基线测量。通过取得经编程表面缺陷的测量值而执行的校准限制测试且确定用于对3D NAND半导体装置进行安装后合格性鉴定的特性化工具的检测灵敏度及限制的能力。例如，获得经编程表面缺陷的测量值可导致其中一或多个参数(例如(但不限于)材料类型、折射率、结构尺寸、缺陷位置、缺陷结构类型或类似物)未知的校准。因此，用以验证特定位置处的掩埋缺陷的测试可能是不确定的，此可导致增加的研究与开发时间，以及妨碍确定的特性化工具演示。通过取得经编程表面缺陷的测量值而执行的校准额外地限制下一代特性化工具的设计过程。
因此，将期望提供一种校准结构及利用所述校准结构的对应系统及方法以消除如上文描述的缺点。
发明内容
本发明公开一种根据本发明的一或多个实施例的系统。在一个实施例中，所述系统包含控制器。在另一实施例中，所述控制器包含经配置以从特性化工具接收一或多个测量值的一或多个处理器。在另一实施例中，所述控制器包含经配置以存储程序指令集的存储器。在另一实施例中，所述一或多个处理器经配置以执行所述程序指令集。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器接收三维校准结构的一或多个测量值。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器接收样本的一或多个测量值。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器基于所述三维校准结构的所述一或多个接收到的测量值校正所述样本的所述一或多个接收到的测量值。
本发明公开一种根据本发明的一或多个实施例的系统。在一个实施例中，所述系统包含特性化工具。在另一实施例中，所述特性化工具经配置以获取三维校准结构的一或多个测量值。在另一实施例中，所述特性化工具经配置以获取样本的一或多个测量值。在另一实施例中，所述系统包含控制器。在另一实施例中，所述控制器包含经配置以从特性化工具接收一或多个测量值的一或多个处理器。在另一实施例中，所述控制器包含经配置以存储程序指令集的存储器。在另一实施例中，所述一或多个处理器经配置以执行所述程序指令集。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器接收所述三维校准结构的所述一或多个测量值。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器接收所述样本的所述一或多个测量值。在另一实施例中，所述程序指令集经配置以引起所述一或多个处理器基于所述三维校准结构的所述一或多个接收到的测量值校正所述样本的所述一或多个接收到的测量值。
本发明公开一种根据本发明的一或多个实施例的方法。在一个实施例中，所述方法可包含(但不限于)：从特性化工具接收三维校准结构的一或多个测量值。在另一实施例中，所述三维校准结构包含具有一或多个经编程表面缺陷的缺陷标准晶片(DSW)。在另一实施例中，所述三维校准结构包含沉积于所述DSW上的平坦化层。在另一实施例中，所述三维校准结构包含沉积于所述平坦化层上的层堆叠。在另一实施例中，所述层堆叠包含两个或多于两个交替层。在另一实施例中，所述三维校准结构包含沉积于所述层堆叠上的罩盖层。在另一实施例中，在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙。在另一实施例中，所述三维校准结构包含一或多个孔，所述一或多个孔经图案化且经蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。在另一实施例中，所述方法可包含(但不限于)：从所述特性化工具接收样本的一或多个测量值。在另一实施例中，所述方法可包含(但不限于)：基于所述三维校准结构的所述一或多个接收到的测量值而校正所述样本的所述一或多个接收到的测量值。
本发明公开一种根据本发明的一或多个实施例的用于测量三维半导体装置上的掩埋缺陷的三维校准结构。在一个实施例中，所述三维校准结构包含具有一或多个经编程表面缺陷的缺陷标准晶片(DSW)。在另一实施例中，所述三维校准结构包含沉积于所述DSW上的平坦化层。在另一实施例中，所述三维校准结构包含沉积于所述平坦化层上的层堆叠。在另一实施例中，所述层堆叠包含两个或多于两个交替层。在另一实施例中，所述三维校准结构包含沉积于所述层堆叠上的罩盖层。在另一实施例中，在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙。在另一实施例中，所述三维校准结构包含一或多个孔，所述一或多个孔经图案化且经蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。
本发明公开一种根据本发明的一或多个实施例的系统。在一个实施例中，所述系统包含一或多个沉积工具，所述一或多个沉积工具经配置以将一或多个层沉积于缺陷标准晶片(DSW)上。在另一实施例中，所述DSW包含一或多个经编程表面缺陷。在另一实施例中，所述系统包含一或多个图案化工具，所述一或多个图案化工具经配置以提供对沉积于所述晶片上的所述一或多个层的图案化。在另一实施例中，所述系统包含一或多个蚀刻工具，所述一或多个蚀刻工具经配置以蚀刻沉积于所述晶片上的所述一或多个经图案化层。
本发明公开一种根据本发明的一或多个实施例的方法。在一个实施例中，所述方法可包含(但不限于)：将平坦化层沉积于包含一或多个经编程表面缺陷的缺陷标准晶片(DSW)上。在另一实施例中，所述方法可包含(但不限于)：将层堆叠沉积于所述平坦化层上。在另一实施例中，所述层堆叠包含两个或多于两个交替层。在另一实施例中，所述方法可包含(但不限于)：将罩盖层沉积于所述层堆叠上。在另一实施例中，所述方法可包含(但不限于)：形成到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中的一或多个孔。在另一实施例中，所述方法可包含(但不限于)：形成到所述层堆叠中的一或多个气隙。
附图说明
所属领域的技术人员通过参考附图可更好理解本发明的许多优点，其中：
图1A说明根据本发明的一或多个实施例的包含一或多个经编程表面缺陷的缺陷标准晶片(DSW)的简化俯视图；
图1B说明根据本发明的一或多个实施例的包含一或多个经编程表面缺陷的DSW的简化横截面视图；
图1C说明根据本发明的一或多个实施例的包含一或多个掩埋缺陷的DSW的简化俯视图；
图1D说明根据本发明的一或多个实施例的包含一或多个掩埋缺陷的DSW的简化横截面视图；
图2A说明根据本发明的一或多个实施例的用于测量三维半导体装置的掩埋缺陷的三维校准结构的简化横截面视图；
图2B说明根据本发明的一或多个实施例的用于测量三维半导体装置的掩埋缺陷的三维校准结构的简化横截面视图；
图2C说明根据本发明的一或多个实施例的用于测量三维半导体装置的掩埋缺陷的三维校准结构的简化横截面视图；
图3说明描绘根据本发明的一或多个实施例的用以制造DSW膜/涂层沉积工艺的工艺流程图；
图4说明根据本发明的一或多个实施例的用以制造DSW膜/涂层沉积工艺的一组概念图；
图5说明描绘根据本发明的一或多个实施例的用以制造用于测量三维半导体装置的掩埋缺陷的三维校准结构的膜/涂层沉积工艺的工艺流程图；
图6A说明根据本发明的一或多个实施例的用以制造用于测量三维半导体装置的掩埋缺陷的三维校准结构的膜/涂层沉积工艺的一组概念图；
图6B说明根据本发明的一或多个实施例的用以制造用于测量三维半导体装置的掩埋缺陷的三维校准结构的膜/涂层沉积工艺的一组概念图；
图7说明根据本发明的一或多个实施例的用于制造用于测量三维半导体装置的掩埋缺陷的三维校准结构的系统；
图8说明根据本发明的一或多个实施例的包含用于测量三维半导体装置的掩埋缺陷的三维校准结构的特性化工具；
图9A说明根据本发明的一或多个实施例的经由特性化工具捕获的三维半导体装置的表面平面处的缺陷；
图9B说明根据本发明的一或多个实施例的经由特性化工具捕获的三维半导体装置的掩埋平面处的缺陷；
图9C说明根据本发明的一或多个实施例的经由扫描电子显微镜(SEM)工具捕获的三维半导体装置的表面平面处的缺陷；
图9D说明根据本发明的一或多个实施例的经由扫描电子显微镜(SEM)工具捕获的三维半导体装置的表面平面处的缺陷；
图10说明描绘根据本发明的一或多个实施例的用以经由多个工具确定成像三维校准结构中的缺陷的准确度的过程的过程流程图；
图11A说明根据本发明的一或多个实施例的用以经由多个工具确定成像三维校准结构中的缺陷的准确度的过程的一组概念图；
图11B说明根据本发明的一或多个实施例的包含可用于确定成像三维校准结构的缺陷的准确度的多个工具的系统；
图12说明根据本发明的一或多个实施例的包含用于测量三维半导体装置上的掩埋缺陷的三维校准结构的工具的一组最大波长信号的模拟焦点偏移的图表；
图13说明根据本发明的一或多个实施例的比较具有选择孔径的检验特性化工具的焦点误差偏移的图表；及
图14说明描绘根据本发明的一或多个实施例的用以基于一组三维校准结构测量值调整一组样本测量值的过程的过程流程图。
具体实施方式
现将详细参考在附图中说明的所公开标的物。
大体上参考图1A到14，描述根据本发明的一或多个实施例的用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法。
本发明的实施例涉及一种包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置(例如，3D NAND半导体装置)的掩埋缺陷检测或特性化基线的三维缺陷标准晶片(DSW)校准结构。本发明的实施例还涉及一种制造包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构的方法。本发明的实施例还涉及一种用于制造包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构的系统。
本发明的实施例还涉及一种用于运用包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或检验基线的三维DSW校准结构来校准特性化工具的方法。本发明的实施例还涉及一种用于运用包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或检验基线的三维DSW校准结构来校准特性化工具的系统。
图1A及1B大体上说明根据本发明的一或多个实施例的具有经编程表面缺陷的缺陷标准晶片(DSW)100。在本文中应注意，图1A表示DSW 100的俯视图，而图1B表示DSW 100在图1A中说明的虚线处的横截面视图。
在一个实施例中，DSW 100包含晶片102。许多不同类型的装置可形成于晶片102上，且如本文中使用的术语晶片希望涵盖其上制造所属领域中已知的任何类型的装置的晶片。
在另一实施例中，一或多个多边形104定位于晶片102的表面上。在另一实施例中，一或多个多边形104包含一或多个经编程表面缺陷106。例如，经编程缺陷106可经编程为断开线路(open line)缺陷。在2002年8月13日发布的第6,433,561号美国专利；2006年11月7日发布的第7,132,684号美国专利；2011年1月4日发布的第7,863,106号美国专利；及2014年1月7日发布的第8,623,673号美国专利中大体上描述用于执行对半导体装置特性化工具的物理或系统限制的特定测试的具有经编程表面缺陷的半导体装置，所述案以全文引用的方式并入本文中。
一或多个经编程表面缺陷106可包含所属领域中已知的任何半导体装置缺陷。例如，一或多个经编程表面缺陷106可包含(但不限于)因制造工艺而添加或缺失的材料。例如，一或多个经编程表面缺陷106可包含(但不限于)一或多个开路(line-open)缺陷、一或多个突起缺陷、一或多个桥接缺陷，或一或多个细线缺陷。通过另一实例，一或多个经编程表面缺陷106可包含(但不限于)一或多个空隙、一或多个短路、一或多个颗粒、一或多个残余物、浮渣，或半导体产业中已知的任何其它缺陷。
一或多个经编程表面缺陷106可以任何布置设置于晶片102的表面上。例如，一或多个经编程表面缺陷106可设置为规则间隔阵列，包含(但不限于)线空间阵列、重复结构阵列、孔阵列或类似物。就此来说，一或多个经编程表面缺陷106可包含所选择的周期性(例如，分开基本上类似间距)。然而，在本文中应注意，一或多个经编程表面缺陷106可设置为不规则间隔阵列。然而，在本文中应额外注意，一或多个经编程表面缺陷106可设置为规则或不规则间隔图案而并非阵列。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
晶片102及/或一或多个经编程表面缺陷106可由半导体制造技术中已知的任何材料制成。例如，材料可包含(但不限于)空气、二氧化硅(SiO2)、氮化硅(SiN)、氮化钛(TiN)、锗(Ge)、钨(W)、铜(Cu)、镍(Ni)、钌(Ru)、铝(Al)、氧化铝(Al2O3)、单晶硅(Si)、砷化镓(GaAs)、磷化铟(InP)、非晶硅材料、多晶硅(多晶Si)材料，或半导体产业中所使用的任何其它材料。通过另一实例，一或多个经编程表面缺陷106可为真空。
图1C及1D大体上说明根据本发明的一或多个实施例的DSW 100。在本文中应注意，图1C表示DSW 100的俯视图，而图1D表示DSW 100在图1C中说明的虚线处的横截面视图。
在一个实施例中，DSW 100包含沉积于一或多个经编程表面缺陷106上的平坦化层108。例如，平坦化层108可由(但不限于)SiO2材料制成。在另一实施例中，平坦化层108经由包含(但不限于)化学机械抛光(CMP)的工艺而刨平。在另一实施例中，平坦化层108的顶表面不提供一或多个经编程表面缺陷106的指示。在另一实施例中，将一或多个经编程表面缺陷106掩埋在平坦化层108下方而对校准结构提供基座，其中可利用所述校准结构来校准三维半导体装置特性化工具(例如，光学检验工具或电检验工具)。
图2A到2C大体上说明根据本发明的一或多个实施例的用于测量三维半导体装置上的掩埋缺陷的校准结构200。
在一个实施例中，校准结构200包含DSW 100。例如，DSW 100可包含晶片102、一或多个多边形104、一或多个经编程表面缺陷106及平坦化层108。
在另一实施例中，校准结构200包含层堆叠202。在另一实施例中，层堆叠202包含沉积于DSW 100的顶部上的一或多个层(例如，一或多个层204及/或一或多个层206)，使得校准结构200包含一或多个掩埋经编程表面缺陷106。例如，一或多个交替层可包含(但不限于)抗蚀剂、陶瓷材料、电介质材料、导电材料及/或半导电材料。通过另一实例，形成层堆叠202的一或多个层204及/或一或多个层206可重复一或多次。例如，一或多个层204及/或一或多个层206可为交替的或非交替的。另外，一或多个层204及/或一或多个层206可由基本上类似材料或不同材料制成。所属领域中已知许多不同类型的此类层，且如本文中使用的术语晶片希望涵盖其上可形成全部类型的此类层204、206的晶片102。
此类材料层的形成及处理最终可产生完成的校准结构200。例如，校准结构200可包含掩埋在SiO2平坦化层108下面的一或多个经编程表面缺陷106，及包含交替二氧化铪(HfO2)层204及SiO2层206的层堆叠202。例如，层堆叠202可包含54个交替HfO2层204及SiO2层206。通过另一实例，校准结构200可包含掩埋在Si平坦化层108下面的一或多个经编程表面缺陷106，及包含交替SiN层204及Si层206的层堆叠202。例如，层堆叠202可包含72个交替Si层204及SiN层206。
在另一实施例中，罩盖层208放置于层堆叠202上。罩盖层208可由半导体制造技术中已知的任何材料制成。例如，材料可包含(但不限于)Si层或SiO2层。在另一实施例中，一或多个孔210经图案化且经蚀刻穿过罩盖层208及层堆叠202。例如，一或多个孔210基本上可与一或多个经编程表面缺陷106对准(例如，包含基本上类似周期性)。通过另一实例，一或多个孔210基本上可未与一或多个经编程表面缺陷106对准(例如，包含不同周期性)。
在另一实施例中，校准结构200包含经定向而基本上垂直于一或多个孔210的一或多个气隙212。例如，可经由用以从层堆叠202移除材料的蚀刻工艺形成一或多个气隙212。例如，可通过移除一或多个层204(例如，HfO2层204或SiN层204)的至少一部分而产生一或多个气隙212。
平坦化层108可为半导体装置产业(例如，3D NAND半导体产业)中所使用的任何厚度。另外，一或多个层204及/或一或多个层206可为半导体装置产业(例如，3D NAND半导体产业)中所使用的任何厚度，使得层堆叠202是在半导体装置产业(例如，3D NAND半导体产业)中所使用的任何总厚度。例如，一或多个层204及/或一或多个层206的厚度可在10nm到50nm的范围内，或替代地为半导体装置产业(例如，3D NAND半导体产业)中所使用的任何层厚度。一或多个层204及/或一或多个层206可由半导体装置产业(例如，3D NAND半导体产业)中所使用的任何沉积材料制成。例如，层108、204、206可由包含(但不限于)以下各者的材料制成：SiO2、SiN、多晶硅、HfO2、ZrO2、TiO2、AlO2、W、Ni，或半导体装置产业(例如，3D NAND半导体产业)中所使用的任何材料。
在本文中应注意，平坦化层108、层堆叠202的一或多个层204及/或一或多个层206、及/或罩盖层208中的任一者可为薄膜层或厚膜层(例如，薄膜平坦化层108、厚膜平坦化层108或类似物)。
在本文中应额外注意，用于平坦化层108与层堆叠202的一或多个层204及/或一或多个层206的制造材料的选择可经选择以确保掩埋缺陷在检验过程期间是可见的。例如，可针对特定吸收或不吸收参数而选择层材料。通过另一实例，可针对特定波长透射及/或反射范围而选择层材料。
在本文中应额外注意，形成层堆叠202的一或多个层204及/或一或多个层206的布置可导致校准结构200为基本上类似于目前在半导体产业中已知的3D NAND半导体装置的结构。
尽管本发明的实施例涉及平坦化层108、层堆叠202的一或多个层204及/或一或多个层206、及/或罩盖层208的两者或两者以上是由相同材料制成，但在本文中应注意，平坦化层108、层堆叠202的一或多个层204及/或一或多个层206、及/或罩盖层208各自可由半导体装置产业(例如，3D NAND半导体产业)中已知的不同材料制成。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
图3说明描绘根据本发明的一或多个实施例的用于制造DSW 100的晶片102上的一或多个经编程表面缺陷106膜/涂层沉积方法300的工艺流程图。图4说明根据本发明的一或多个实施例的经由方法300制造一或多个经编程表面缺陷106的一组概念图。
在步骤302中，将第一膜402沉积于晶片102上，如图4的视图400中所说明。在一个实施例中，晶片102是Si晶片。在另一实施例中，第一膜402是SiO2膜。例如，可经由热或高温氧化(HTO)工艺而使SiO2膜生长。通过另一实例，SiO2膜的厚度可在 到的范围内。例如，SiO2膜的厚度可为
在步骤304中，将第二膜412沉积于第一膜402上，如图4的视图410中所说明。在一个实施例中，第二膜412是氮氧化硅(SiON)膜。例如，可经由等离子体增强型化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)而使SiON膜生长。通过另一实例，SiON膜的厚度可在到的范围内。例如，SiON膜的厚度可为通过另一实例，第二膜412可包含抗反射(AR)膜。例如，第二膜412可包含248nm AR膜。另外，第二膜412可包含底部抗反射涂层(BARC)膜。
在步骤306中，将第三膜422沉积于第二膜412上，如图4的视图420中所说明。在一个实施例中，第三膜422是SiO2膜。例如，可经由液态四乙氧基硅烷(TEOS)PECVD工艺而使SiO2膜生长。通过另一实例，SiO2膜的厚度可在到的范围内。例如，SiO2膜的厚度可为
在步骤308中，将抗蚀剂432旋涂于第三膜422上，如图4的视图430中所说明。在一个实施例中，抗蚀剂432是高分辨率正抗蚀剂。在另一实施例中，第一膜402、第二膜412、第三膜422及抗蚀剂432形成材料堆叠434。
在步骤310中，对抗蚀剂432进行曝光及显影，如图4的视图440中所说明。在一个实施例中，对抗蚀剂432进行曝光及显影使其包含一或多个孔442，其中一或多个孔442延伸穿过抗蚀剂432而到第三层422。
在步骤312中，从经图案化的第一膜402、第二膜412及第三膜422蚀刻材料，如图4的视图450中所说明。在一个实施例中，在抗蚀剂432的曝光及显影位置处图案化且蚀刻第一膜402、第二膜412及第三膜422。在另一实施例中，将第一膜402、第二膜412及第三膜422图案化且向下蚀刻到晶片102的表面。
在步骤314中，移除抗蚀剂432以形成一或多个经编程表面缺陷106，如图4的视图460中所说明。在一个实施例中，在从第一膜402、第二膜412及第三膜422移除抗蚀剂432之后剩下的所得结构形成DSW 100的一或多个多边形104。
在本文中应注意，步骤308及310可被视为用于图案化DSW 100的过程。在本文中应额外注意，步骤308、310、312及314可被视为用于图案化DSW 100的过程。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
尽管本发明的实施例涉及经由方法300形成晶片102上的一或多个经编程表面缺陷106，但在本文中应注意，一或多个经编程表面缺陷106可经由半导体产业中已知的任何沉积或制造工艺而形成于晶片102上。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
在本文中应注意，方法300不限于所提供的步骤。例如，方法300可代替性地包含更多个或更少个步骤。通过另一实例，方法300可以不同于所提供的顺序执行步骤。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
图5说明描绘根据本发明的一或多个实施例的用以制造用于测量三维半导体装置上的掩埋缺陷的校准结构200的膜/涂层沉积方法500的工艺流程图。图6A及6B说明根据本发明的一或多个实施例的经由方法500形成校准结构200的概念图。
在步骤502中，将材料堆叠434沉积于晶片102上，如图6A的视图600中所说明。在步骤504中，从材料堆叠434形成一或多个经编程表面缺陷106，如图6A的视图610中所说明。例如，可图案化及/或蚀刻材料堆叠434以形成一或多个经编程表面缺陷106。在本文中应注意，步骤502及504可对应于如先前在本文中公开的方法300的一些或全部步骤。
在步骤506中，将第一材料的层108沉积于晶片102及一或多个经编程表面缺陷106上且随后进行平坦化，如图6A的视图620中所说明。平坦化层108可由半导体制造技术中已知的任何材料制成。例如，平坦化层108可为但不限于SiO2层。平坦化工艺可为半导体制造技术中已知的任何平坦化工艺。例如，平坦化工艺可包含(但不限于)旋涂式玻璃(SOG)沉积、化学机械抛光(CMP)或类似物。然而，在本文中应注意，层108无需平坦化。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
在步骤508中，将一或多个层204及/或一或多个层206沉积于平坦化层108上以形成层堆叠202，如图6A的视图630中所说明。在一个实施例中，一或多个层204及/或一或多个层206是交替层。然而，在本文中应注意，可能并非完全通过使一或多个层204及/或一或多个层206交替而构造层堆叠202。例如，层堆叠202可包含在沉积期间重复一或多个层204及/或一或多个层206，其中各别地沉积重复层。一或多个层204及/或一或多个层206可由半导体制造技术中已知的任何材料制成。例如，一或多个层206可由与一或多个层204不同的材料制成。通过另一实例，一或多个层206可由与平坦化层108相同的材料制成。然而，在本文中应注意，一或多个层206的材料及一或多个层204的材料可为相同材料。层堆叠202可由具有基本上相等厚度或不同厚度的一或多个层204及一或多个层206构成。例如，层堆叠202的单个层可具有等效于层堆叠202中的交替电介质-金属-电介质层子堆叠的厚度。
在步骤510中，将罩盖层208沉积于层堆叠202上，如图6B的视图640中所说明。在一个实施例中，层堆叠202包含夹置于平坦化层108与罩盖层208之间的交替层204、206。例如，罩盖层208可由与平坦化层108相同的材料制成。例如，罩盖层208及平坦化层108可由SiO2制成。在另一实施例中，罩盖层208可具有选择厚度。例如，罩盖层208的选择厚度可在1μm到10μm的范围内。在本文中应注意，罩盖层208可比形成层堆叠202的层204、206中的任一者厚。
在步骤512中，蚀刻材料以形成一或多个孔210，如图6B的视图650中所说明。在一个实施例中，一或多个孔210包含一或多个孔、一或多个图案化结构及/或线阵列。一或多个孔210可定尺寸为基本上类似于目前在半导体产业中已知的在3D NAND半导体装置中使用的孔。例如，一或多个孔210的直径可在50nm到250nm的范围内。通过另一实例，一或多个孔210的深度可在1μm到10μm的范围内。
在另一实施例中，将一或多个孔210图案化到校准结构200的层堆叠202及/或罩盖层208中的至少一者上。在另一实施例中，将一或多个孔210蚀刻到校准结构200的层堆叠202及/或罩盖层208中的至少一者中。在另一实施例中，以高纵横比将一或多个孔210蚀刻到一或多个经编程表面缺陷106。在另一实施例中，校准结构200结合一或多个调制实验利用一或多个孔210来诱发欠蚀刻或过蚀刻缺陷区。经诱发欠蚀刻或过蚀刻缺陷区可定尺寸为基本上类似于目前在半导体产业中已知的在3D NAND半导体装置中使用的欠蚀刻或过蚀刻缺陷区。
在步骤514中，蚀刻材料以形成一或多个气隙212，如图6B的视图660中所说明。在一个实施例中，校准结构200利用一或多个气隙212来诱发剩余未蚀刻材料中的一或多个可识别图案。例如，一或多个可识别图案可包含(但不限于)喷嘴形、漩涡形、新月形晶片特征图案(signature pattern)或类似物。在另一实施例中，将一或多个气隙212图案化到校准结构200的层堆叠202及/或罩盖层208中的至少一者上。在另一实施例中，将一或多个气隙212蚀刻到校准结构200的层堆叠202及/或罩盖层208中的至少一者中。蚀刻气隙及/或剩余材料的位置可基本上类似于目前在半导体产业中已知的在3D NAND半导体装置中使用的位置。
步骤302、304、306、502、506、508及/或510中的沉积工艺可包含半导体制造技术中已知的任何沉积工艺。例如，沉积工艺可包含(但不限于)溅镀、物理气相沉积(PVD)、PECVD、原子层沉积(ALD)或类似物。
步骤308、310、312、314、504及/或512中的图案化工艺可包含半导体制造技术中已知的任何图案化工艺。例如，图案化工艺可包含(但不限于)具有对正或负光致抗蚀剂的EUV、VUV、DUV或UV曝光及对经曝光光致抗蚀剂的后续显影的接触式或自由空间金属掩模。通过步骤504及/或512中的图案化工艺而产生的孔可包含半导体制造技术中已知的任何图案布置。例如，所产生图案可包含(但不限于)重复线空间、重复图案、孔阵列或类似物。
步骤504、512及/或514中的蚀刻工艺可包含半导体制造技术中已知的任何蚀刻工艺。例如，蚀刻工艺可包含(但不限于)反应性离子蚀刻(RIE)、深RIE(DRIE)、感应耦合等离子体(ICP)蚀刻、湿式化学蚀刻(例如，结合SiN、金属或多晶硅)、原子层蚀刻(ALE)或类似物。
在本文中应注意，方法500不限于所提供的步骤。例如，方法500可代替性地包含更多个或更少个步骤。通过另一实例，方法500可以不同于所提供的顺序执行步骤。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
图7说明根据本发明的一或多个实施例的用于制造校准结构200的系统700。
在一个实施例中，系统700包含一或多个沉积工具702。在另一实施例中，系统700包含一或多个图案化工具704。在另一实施例中，系统700包含一或多个蚀刻工具706。在另一实施例中，一或多个沉积工具702、一或多个图案化工具704及/或一或多个蚀刻工具706可为单个组合工具。
在另一实施例中，使用一或多个晶片设计数据集来制造校准结构200。在另一实施例中，一或多个晶片设计数据集包含用以沉积一或多个层以形成层堆叠202的指令。在另一实施例中，一或多个沉积工具702接受且沉积一或多个层。例如，可将一或多个层直接沉积到晶片102上。通过另一实例，可将一或多个层沉积于先前沉积到晶片102上的层上。
在另一实施例中，在将一或多个层沉积于晶片102上之后，一或多个图案化工具704及/或一或多个蚀刻工具706接纳晶片102。例如，一或多个图案化工具704及/或一或多个蚀刻工具706可产生一或多个经编程表面缺陷106。通过另一实例，在制造层堆叠202之后，一或多个图案化工具704及/或一或多个蚀刻工具706可产生一或多个孔210及/或一或多个气隙212。在另一实施例中，当制造校准结构200时，在一或多个沉积工具702、一或多个图案化工具704及/或一或多个蚀刻工具706之间来回转移晶片102一或多次。
在本文中应注意，一或多个沉积工具702、一或多个图案化工具704及/或一或多个蚀刻工具706可接纳预制DSW 100且执行方法500的一些或全部步骤以制造校准结构200。然而，在本文中应额外注意，在至少执行方法500步骤以制造校准结构200之前，一或多个沉积工具702、一或多个图案化工具704及/或一或多个蚀刻工具706可接纳裸晶片102且执行方法300的一些或全部步骤以制造DSW 100。
在另一实施例中，系统700包含一或多个平坦化工具(未展示)。例如，一或多个平坦化工具可平滑化先前沉积层的表面。在另一实施例中，一或多个平坦化工具是独立的或经集成到一或多个沉积工具702中。
在另一实施例中，系统700包含一或多个特性化工具(例如，一或多个检验工具，包含(但不限于)一或多个干涉仪)。在另一实施例中，一或多个特性化工具用以在沉积层期间监测一或多个层参数。例如，干涉仪工具可在沉积步骤之间监测膜应力。在另一实施例中，在经由一或多个特性化工具获得晶片102的一或多个测量值之后，可将晶片102转移到一或多个沉积工具702、一或多个图案化工具704及/或一或多个蚀刻工具706以施覆新层，其中基于用一或多个特性化工具取得的测量值(例如，反馈环路)而调整新层。在另一实施例中，可将相同层沉积于后续晶片102上，其中基于用一或多个干涉仪工具取得的测量值(例如，前馈环路)而调整所述层。
图8说明根据本发明的一或多个实施例的包含校准结构200的特性化工具800。
特性化工具800可包含所属领域中已知的任何特性化工具。例如，特性化工具800可包含(但不限于)检验工具或重检工具。例如，检验工具可包含(但不限于)光学检验工具。另外，光学检验工具可包含能够产生表示校准结构200的电意图的一或多个高分辨率图像的光学检验工具。此外，光学检验工具可包含宽带检验工具，包含(但不限于)基于激光维持等离子体(LSP)的检验工具。此外，光学检验工具可包含窄带检验工具，例如(但不限于)激光扫描检验工具。此外，光学检验工具可包含(但不限于)亮场检验工具或暗场检验工具。在本文中应注意，特性化工具800可包含经配置以收集且分析从校准结构200反射、散射、衍射及/或辐射的照明。通过另一实例，特性化工具800可包含(但不限于)扫描电子显微镜(SEM)重检工具。在一般意义上，尽管此处未展示，特性化工具800可包含适于检验一或多个晶片、光罩或光掩模的任何检验工具。
在一个实施例中，特性化工具800包含照明源802。照明源802可包含所属领域中已知的经配置以产生辐射的任何照明源。例如，照明源802可包含(但不限于)宽带照明源(例如，氙气灯)或窄带照明源(例如，激光)。通过另一实例，照明源802可经配置以产生DUV、UV、VUV及/或EUV照明。例如，EUV照明源可包含经配置以产生在EUV范围内的照明的放电产生等离子体(DPP)照明源或激光产生等离子体(LPP)照明源。通过另一实例，照明源802可经配置以产生X射线辐射。
在另一实施例中，照明源802产生照明804(例如，照明光束)且将其引导到安置于样本载物台812上的校准结构200的表面。例如，照明源802可经配置以经由一组光学元件806、光束分离器808及/或一组光学元件810的一或多者将照明引导到安置于样本载物台812上的校准结构200的表面。在本文中应注意，所述组光学元件806及/或所述组光学元件810可包含所属领域中已知的适于聚焦、抑制、提取及/或引导照明804的任何光学元件。在本文中应额外注意，所述组光学元件806、光束分离器808及所述组光学元件810可被视为用于本发明的目的的一组聚焦光学器件。
样本载物台812可包含所属领域中已知的任何适当机械及/或机器人组合件。在一个实施例中，样本载物台812是可致动载物台。例如，样本载物台812可包含(但不限于)适于选择性地使校准结构200沿一或多个线性方向(例如，x方向、y方向及/或z方向)平移的一或多个平移载物台。通过另一实例，样本载物台812可包含(但不限于)适于选择性地使校准结构200沿旋转方向旋转的一或多个旋转载物台。通过另一实例，样本载物台812可包含(但不限于)适于选择性地使样本沿线性方向平移及/或使校准结构200沿旋转方向旋转的旋转载物台及平移载物台。通过另一实例，样本载物台812可经配置以使校准结构200平移或旋转以根据所选择的检验或计量算法进行定位、聚焦及/或扫描，所属领域中已知若干所述算法。
在另一实施例中，特性化工具800经配置以检测校准结构200中的一或多个缺陷。在另一实施例中，特性化工具800经由一或多个检测器818检测校准结构200上的缺陷。一或多个检测器818可为所属领域中已知的任何检测器。例如，一或多个检测器818可包含(但不限于)光电倍增管(PMT)、电荷耦合装置(CCD)、时间延迟积分(TDI)相机或类似物。另外，一或多个检测器818的输出可操作地耦合到控制器820，如本文中进一步详细描述。
在另一实施例中，校准结构200响应于照明804而反射、散射、衍射及/或辐射照明814(例如，照明光束)。在另一实施例中，将照明814引导到一或多个检测器818。例如，可经由所述组光学元件810、光束分离器808及/或一组光学元件816中的一或多者将照明814引导到一或多个检测器818。在本文中应注意，所述组光学元件810及/或所述组光学元件816可包含所属领域中已知的适于聚焦、抑制、提取及/或引导照明814的任何光学组件。在本文中应额外注意，所述组光学元件810、光束分离器808及所述组光学元件816可被视为用于本发明的目的的一组收集光学器件。
在一个实施例中，特性化工具800包含控制器820。在另一实施例中，控制器820可操作地耦合到特性化工具800的一或多个组件。例如，控制器820可操作地耦合到照明源802、样本载物台812及/或一或多个检测器818。就此来说，控制器820可引导特性化工具800的组件中的任一者实行在本发明各处描述的各种功能中的任一或多者。在另一实施例中，控制器820包含一或多个处理器822及存储器824。存储器824可存储程序指令集826。
控制器820可经配置以通过可包含有线及/或无线部分的传输媒体而接收及/或获取来自特性化工具800的其它系统或工具的数据或信息(例如，来自照明源802、样本载物台812及/或一或多个检测器818的一或多组信息)。控制器820可额外经配置以通过可包含有线及/或无线部分的传输媒体而将数据或信息(例如，本文中公开的发明概念的一或多个程序的输出)传输到特性化工具800的一或多个系统或工具(例如，来自照明源802、样本载物台812及/或一或多个检测器818的一或多组信息)。就此来说，传输媒体可用作特性化工具800的控制器与其它子系统之间的数据链路。另外，控制器820可经配置以经由传输媒体(例如，网络连接)将数据发送到外部系统。
一或多个处理器822可包含所属领域中已知的任一或多个处理元件。在此意义上，一或多个处理器822可包含经配置以执行算法及/或程序指令的任何微处理器装置。例如，一或多个处理器822可由以下各者组成：桌上型计算机、主计算机系统、工作站、图像计算机、并行处理器、手持式计算机(例如，平板计算机、智能电话或平板电话(phablet))或其它计算机系统(例如，网络计算机)。一般来说，术语“处理器”可广泛定义为涵盖具有执行来自非暂时性存储器媒体(例如，存储器824)的程序指令集826的一或多个处理元件的任何装置。此外，特性化工具800的不同子系统(例如，来自照明源802、样本载物台812及/或一或多个检测器818的一或多组信息)可包含适于实行在本发明各处描述的步骤的至少一部分的处理器或逻辑元件。因此，上文描述不应解释为对本发明的限制，而是仅为说明。
存储器824可包含所属领域中已知的适于存储可由一或多个相关联处理器822执行的程序指令集826的任何存储媒体。例如，存储器824可包含非暂时性存储器媒体。例如，存储器824可包含(但不限于)只读存储器、随机存取存储器、磁性或光学存储器装置(例如，磁盘)、磁带、固态磁盘及类似物。存储器824可经配置以将显示信息提供到用户接口的显示器装置。存储器824可额外经配置以存储来自用户接口的用户输入装置的用户输入信息。存储器824可与一或多个处理器822容置于共同控制器820中。存储器824可替代地或额外地相对于处理器822及/或控制器820的空间位置远程地定位。例如，一或多个处理器822及/或控制器820可存取可通过网络(例如，因特网、内部网络及类似物)存取的远程存储器824(例如，服务器)。
在一个实施例中，照明源802可操作地耦合到经配置以在一或多个方向上致动照明源802的一组定位器。例如，控制器820可引导所述组定位器使照明源802在x方向、y方向及/或z方向中的一或多者上平移，以校正由特性化工具800的组件中的任一者产生的光束未对准。
在一个实施例中，利用校准结构200来校准、演示及/或建立特性化工具800的基线测量。在另一实施例中，校准结构200可用以测试特性化工具800通过在不同焦平面处(例如，在表面平面处及在缺陷平面处)检验校准结构200且观察光学信号在照明传播方向、z轴中的一或多者上或在焦平面处的所得变化而检测掩埋缺陷的能力。在2017年8月22日申请的第15/683,007号美国专利申请案中大体上描述用于半导体晶片检验的三维成像，所述案的全文并入本文中。
图9A及9B大体上说明经由特性化工具800成像的校准结构200缺陷。在一个实施例中，特性化工具800包含暗场检验工具，其中所述暗场检验工具捕获图像900、910。例如，图像900、910的位于外部的(outer-lying)暗区域可表示暗场检验工具的低强度照明，而图像900、910的内嵌暗区域可表示暗场检验工具的高强度照明。
现参考图9A，三维图像900包含在表面平面902处具有表面颗粒缺陷904(例如，起因于制造工艺或运送中的污染物)的校准结构200跨不同焦平面(例如，轴向z方向及横向x方向)的横截面。如图像900中说明，表面缺陷904出现在从不同于经校准零焦点偏移的值偏移的焦平面处。在本文中应注意，为本发明的目的，零焦点偏移可称为特性化工具800的焦点，其中从此参考点的偏离称为焦点偏移(例如，其可为正的或负的)。现参考图9B，三维图像910包含在掩埋x-z平面912处具有经编程开路缺陷914的校准结构200跨不同焦平面的横截面。如图像910中说明，表面缺陷914出现对应于聚焦到校准结构200中的系统的焦平面处。
尽管本发明的实施例涉及一种基于光学的检验工具(如特性化工具800)，但在本文中应注意，特性化工具800可代替性地包含扫描电子显微镜(SEM)重检工具。然而，在本文中应注意，SEM重检工具可限于观察表面平面缺陷，这是因为SEM重检工具无法适当地探测校准结构200及图像掩埋缺陷914。例如，如图9C中说明，具有8μm视场的SEM重检工具可成像表面缺陷922，如图像920中所说明。然而，如图9D中说明，具有8μm视场的SEM重检工具无法成像掩埋缺陷，如图像930中所说明。
在另一实施例中，校准结构200可用以校准特性化工具800的光学深度测量。可利用相对光学距离(例如，由焦平面或焦点偏移距离所测量)来测量已知位置处的缺陷的物理深度，且比较所述测量值与已知深度。例如，缺陷相对于表面的深度D可取决于(1)表面与掩埋缺陷之间的焦点偏移差Δz，及(2)周围校准结构200及材料的有效折射率neff，如由方程式1说明：
D＝Δz*neff 方程式1
在方程式1中，neff是材料的折射率在第一近似度下的半均齐(semi-homogenous)加权平均值，其中权重是具有选择折射率的材料的相对厚度。例如，其中neff值大约为1.8且Δz值是1.87μm，经测量D是3.36μm。在此例子中，如果设计Dd值是3.33μm，那么深度测量准确度在预期位置的30nm内，或较佳在薄膜沉积工艺的已知制造容限内(例如，10％或333nm)，而导致特别准确的深度测量技术。
在本文中应注意，确定neff可需要非线性近似及/或可考虑不同位置相依性，以针对不同于校准结构200的物理布置及/或制造材料的物理布置及/或制造材料是准确的。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
在另一实施例中，校准结构200可用以使用多个工具(例如，特性化工具，包含光学检验工具或SEM重检工具、聚焦离子束(FIB)工具或类似物)来确定缺陷位置的准确度。图10说明描绘根据本发明的一或多个实施例的用以运用多个工具确定成像校准结构200中的缺陷的准确度的方法1000的工艺流程图。图11A说明根据本发明的一或多个实施例的用以经由方法1000运用多个工具确定成像校准结构200中的缺陷的准确度的一组概念图。图11B说明根据本发明的一或多个实施例的包含可用于确定成像校准结构200中的缺陷的准确度的多个工具的系统1180。
在步骤1002中，经由特性化工具成像校准结构200上的缺陷1102，如图11A的视图1100中所说明。在一个实施例中，特性化工具是在图11B中说明为系统1180的组件的特性化工具800。
在步骤1004中，在校准结构200的表面上形成一或多个基准点(fiducial)1112，如图11A的视图1110中所说明。在一个实施例中，经由半导体产业已知的如在图11B中说明为系统1180的组件的任何基准点产生工具1182而形成一或多个基准点1112。在另一实施例中，经由半导体产业已知的任何工艺而形成一或多个基准点1112。例如，工艺可包含(但不限于)机械纳米压凹、激光烧蚀或类似物。在2017年2月13日申请的第15/430,817号美国专利申请案中大体上描述在校准特性化(例如，检验)工具期间利用基准点，所述案的全文并入本文中。在2016年4月19日发布的第9,318,395号美国专利中大体上描述经由SEM重检工具沉积基准点，所述案以全文引用的方式并入本文中。在W.C.奥利弗(W.C.Oliver)及G.M.法尔(G.M.Pharr)的“用于使用负载及位移感测压凹实验确定利用及弹性的经改进技术(Animproved technique for determining hardness and elastic using load anddisplacement sensing indentation experiments)”(J.材料研究(J.MaterialsResearch)，第7卷，第6期，第1564页到第1583页(1992年6月))中大体上描述经由机械纳米压凹来沉积基准点，其以全文引用的方式并入本文中。在1992年12月22日发布的第5,173,441号美国专利中大体上描述经由激光剥蚀沉积基准点，所述案以全文引用的方式并入本文中。
在步骤1006中，测量对一或多个基准点1112的一或多个光学响应1122，如图11A的视图1120中所说明。在一个实施例中，经由在图11B中说明为系统1180的组件的特性化工具800而测量一或多个光学响应1122。例如，所述测量可由两个或多于两个中间测量的复合组成。例如，可通过使不同图像相加、相减、相除及相乘或应用不同2D图像变换(例如，傅立叶(Fourier)、哈特利(Hartley)、低通滤波、高通滤波、平滑化、锐化、边缘增强、匹配滤波)或3D图像变换(小波、仿射)或其它一般变换而形成所述复合。
在步骤1008中，确定一或多个经测量光学响应1122相对于参考点的一或多个偏移值1132，如图11A的视图1130中所说明。例如，一或多个偏移坐标值1132可为一或多个光学响应1122与缺陷1102之间的偏移。通过另一实例，一或多个偏移值可包含x坐标值及/或y坐标值。例如，偏移计算可包含收集SEM图像或聚焦离子显微镜(FIM)图像，且使数据与光学响应相关以校准光学系统。
在步骤1010中，可在一或多个点1142处将校准结构200切割到在距一或多个基准点1112的所选择的距离处的已知深度，如图11A的视图1140中所说明。在一个实施例中，经由在图11B中说明为系统1180的组件的聚焦离子束(FIB)工具1184切割一或多个点1142。在另一实施例中，在FIB工具1184的不确定范围内切割一或多个点1142。在另一实施例中，切割包含x坐标、y坐标及/或z坐标值。
在步骤1012中，经由重检校准结构200的横截面图像1150而确定缺陷的实际位置，如图11A中所说明。在一个实施例中，在重检之前接收横截面图像1150。
在步骤1014中，确定一或多个经测量响应在沿一或多个轴的一或多个方向上与经确定实际位置之间的偏移误差1162，如图11A中所说明。例如，偏移误差1132可包含一或多个光学响应1122距缺陷位置1102的x坐标值及/或y坐标值。在本文中应注意，偏移误差1162的x坐标值及/或y坐标值可基本上类似于或不同于一或多个偏移值1132的x坐标值及/或y坐标值。通过另一实例，可确定偏移误差的z坐标值。在本文中应注意，偏移误差1162的z坐标值可基本上类似于或不同于一或多个点1142的z坐标值。
在本文中应注意，测量1132、1144、1162、1172、1174可由能够检测掩埋缺陷的电测量取代。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
在另一实施例中，校准结构200可用以执行标准化特性化工具测试。例如，标准化特性化工具测试可包含(但不限于)：运用特性化工具连续装载及卸除执行的可重复性测量；运用经由特性化工具重复再成像执行的可重复性测量；测量跨越(step across)不同焦平面的一致性；特性化像差以确定是否足够适用；测试卡盘真空强度以确保将晶片固持在适当位置；验证经选择用于检测掩埋缺陷的算法；验证用以确保使用正确焦平面(例如，自动聚焦功能)的算法；确定在具有或不具有三维DSW堆叠(例如，校准结构200)的情况下的图像清晰度；确定在具有或不具有三维DSW堆叠(例如，校准结构200)的情况下可检测的最小缺陷大小；测量由经添加三维DSW堆叠(例如，校准结构200)引起的额外噪声；测量重复检测选择缺陷的能力；测量用于测试晶片过程变化的算法；测量穿过三维DSW堆叠(例如，校准结构200)的波长相依性；或类似物。
通过另一实例，标准化特性化工具测试可包含测量由穿过三维DSW堆叠(例如，校准结构200)的选择波长引起的焦点偏移。图12说明根据本发明的一或多个实施例的包含具有DSW线空间桥接缺陷的涂布垂直NAND(VNAND)校准结构的特性化工具800的一组最大波长信号的模拟焦点偏移的图表1200。在一个实施例中，特性化工具800是亮场检验工具。在另一实施例中，波长1202、1204、1206、1208、1210、1212、1214、1216、1218在200nm到500nm的范围内。例如，波长1202是230nm；波长1204是248nm；波长1206是266nm；波长1208是284nm；波长1210是313nm；波长1212是335nm；波长1214是365nm；波长1216是404nm；且波长1218是436nm。在另一实施例中，波长1202、1204、1206、1208、1210、1212、1214、1216、1218的最大亮场信号的峰值出现在大约2.3μm的焦点偏移值1220处。在另一实施例中，可基于图表1300中的模拟预测焦点偏移而改进由穿过三维DSW堆叠(例如，校准结构200)的选择波长引起的经测量焦点偏移。
通过另一实例，标准化特性化工具测试可包含测量三维DSW(例如，校准结构200)中的掩埋缺陷的深度测量对不同孔径的相依性。图13说明根据本发明的一或多个实施例的比较选择特性化工具的深度偏移误差对孔径类型的图表1300。在一个实施例中，具有照明孔径1304及收集孔径1306的亮场(BF)检验工具具有误差偏移1302。例如，误差偏移1302可大约为30nm。在另一实施例中，具有照明孔径1314及收集孔径1316的NA减小的亮场(BF2)检验工具具有误差偏移1312。在另一实施例中，具有照明孔径1324及收集孔径1326的暗场(DF1)检验工具具有误差偏移1322。在另一实施例中，具有照明孔径1334及收集孔径1336的暗场(DF2)检验工具具有误差偏移1332。在另一实施例中，具有照明孔径1344及收集孔径1346的暗场(DF3)检验工具具有误差偏移1342。在另一实施例中，具有照明孔径1354及收集孔径1356的暗场(DF4)检验工具具有误差偏移1352。在另一实施例中，具有照明孔径1364及收集孔径1366的暗场(DF5)检验工具具有误差偏移1362。
图14说明描绘根据本发明的一或多个实施例的用以基于一组校准结构测量值调整一组样本测量值的过程的过程流程图1400。
在步骤1402中，接收校准结构200的一或多个测量值。在一个实施例中，经由特性化工具(例如，特性化工具800或类似物)获取校准结构200的一或多个测量值。
在步骤1404中，接收样本的一或多个测量值。在一个实施例中，经由特性化工具(例如，特性化工具800或类似物)获取样本的一或多个测量值。在本文中应注意，用以获取样本的一或多个测量值的特性化工具可与用以获取校准结构200的一或多个测量值的特性化工具相同。就此来说，校准结构200用以在获取样本的一或多个测量值之前校准特性化工具。然而，在本文中应注意，用以获取样本的一或多个测量值的特性化工具可不同于用以获取校准结构200的一或多个测量值的特性化工具。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
在步骤1406中，基于校准结构200的一或多个接收到的测量值而校正样本的一或多个接收到的测量值。在一个实施例中，比较校准结构200的一或多个接收到的测量值与样本的一或多个接收到的测量值。例如，比较校准结构200的一或多个接收到的测量值与样本的一或多个接收到的测量值可包含：确定校准结构200的一或多个测量值的一或多个偏移误差。例如，可经由方法1000确定一或多个偏移误差。另外，可经由实施方程式1的过程确定一或多个偏移误差。此外，可经由如先前在本文中描述的标准化特性化工具测试中的任一者确定一或多个偏移误差。在另一实施例中，调整样本的一或多个测量值。例如，可调整样本的一或多个测量值使其包含及/或补偿在比较校准结构200的一或多个接收到的测量值与样本的一或多个接收到的测量值之后确定的偏移误差。通过另一实例，可在比较校准结构200的一或多个接收到的测量值与样本的一或多个接收到的测量值之后调整特性化工具(例如，特性化工具800或类似物)的一或多个操作参数。例如，可经由前馈环路及/或反馈环路调整特性化工具的一或多个操作参数。
本发明的优点包含一种用于测量包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置(例如，3D NAND半导体装置)的掩埋缺陷检测或特性化基线的三维DSW校准结构的校准结构。本发明的优点额外地包含一种制造包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构的方法。本发明的优点额外地包含一种用于制造包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构的系统。
本发明的优点额外地包含一种用于运用包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构来校准特性化工具的方法。本发明的优点额外地包含一种用于运用包含经编程掩埋缺陷的用以校准、演示及/或建立三维半导体装置的掩埋缺陷检测或特性化基线的三维DSW校准结构来校准特性化工具的系统。
在本文中应注意，与2D DSW校准结构相比，在3D NAND半导体装置的类似条件下提供缺陷的三维DSW校准结构更适用于半导体产业。例如，三维DSW校准结构可提供对如因添加多个层而引起的干扰效应、额外晶片噪声、应力变形、厚度变化或类似物的表示。通过另一实例，相比于二维DSW校准结构，包含经编程掩埋缺陷(例如，周期性孔、线及/或图案化结构)的三维DSW校准结构可提供用以测试半导体装置相依性(包含(但不限于)对波长、角定向、位置、孔径类型或类似物的相依性)的手段。
通过另一实例，在3D NAND半导体装置的类似条件下提供缺陷的三维DSW校准结构可减少校准及/或基线测量中因不遵循过程细节及/或归因于缺乏信息的不确定性而引起的误差(因IP问题引起的实际误差或人为误差)。例如，缺乏信息可包含(但不限于)全部材料的确切折射率、薄膜的厚度、结构的尺寸、先验缺陷的位置、先验缺陷类型、先验缺陷尺寸、先验缺陷材料或类似物。就此来说，使三维DSW校准结构的全部参数已知、受控及/或一致而允许执行标准化测试。
尽管本发明的实施例涉及对三维DSW(例如，校准结构200)执行特性化，但在本文中应注意，可使用本文中提供的系统及方法对2D DSW执行特性化。因此，上文描述不应解释为对本发明的范围的限制，而是仅为说明。
所属领域的技术人员将认知，本文中描述的组件(例如，操作)、装置、对象及其随附论述为概念清楚起见而用作实例，且预期各种配置修改。因此，如本文中所使用，所陈述的特定范例及所附论述希望表示其更一般类别。一般来说，使用任何特定范例希望表示其类别，且不包含特定组件(例如，操作)、装置及对象不应被视为限制性。
关于本文中使用基本上任何复数及/或单数术语，如果适合于上下文及/或应用，那么所属领域的技术人员可从复数转译成单数及/或从单数转译成复数。为清楚起见，本文中未明确陈述各种单数/复数排列。
本文中描述的标的物有时说明包含于不同其它组件内或与不同其它组件组件连接的不同组件。应明白，此类所描绘架构仅为示范性的，且事实上可实施实现相同功能性的许多其它架构。在概念意义上，用以实现相同功能性的任何组件布置经有效“相关联”使得实现所要功能性。因此，在本文中经组合以实现特定功能性的任两个组件可被视为彼此“相关联”使得实现所要功能性，而与架构或中间组件无关。同样地，如此相关联的任两个组件也可视为彼此“可操作地连接”或“可操作地耦合”以实现所要功能性，且能够如此相关联的任两个组件也可被视为彼此“可操作地耦合”以实现所要功能性。可操作地耦合的特定实例包含(但不限于)可物理配合及/或物理相互作用组件、及/或可无线相互作用及/或无线相互作用组件、及/或逻辑相互作用及/或可逻辑相互作用组件。
在一些例子中，一或多个组件在本文中可称为“经配置以”、“可配置以”、“可操作/经操作以”、“经调适/可调适”、“能够”、“可符合/符合”等。所属领域的技术人员将认知，此类术语(例如，“经配置以”)大体上可涵盖作用中状态组件及/或未作用状态组件及/或备用状态组件，除非上下文另有要求。
虽然已展示且描述本文中描述的本发明标的物的特定方面，但所属领域的技术人员将明白，基于本文中的教示，可在不脱离本文中描述的标的物及其更广泛方面的情况下进行改变及修改，且因此所附权利要求书将如在本文中描述的标的物的真实精神及范围内的全部此类改变及修改涵盖于其范围内。所属领域的技术人员将理解，一般来说，在本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中使用的术语通常希望为“开放式”术语(例如，术语“包含”应解译为“包含(但不限于)”，术语“具有”应解译为“至少具有”，术语“包括”应解译为“包括但不限于”等)。所属领域的技术人员将进一步理解，如果预期引导权利要求叙述的特定数目，那么将在所述权利要求中明确叙述此意图，且在缺乏此叙述的情况下不存在此意图。例如，作为理解的辅助，以下所附权利要求书可含有引导性词组“至少一个”及“一或多个”的使用以引导权利要求叙述。然而，此类词组的使用不应理解为暗示通过不定冠词“一”或“一个”引导权利要求叙述将含有此引导权利要求叙述的任何特定权利要求限于仅含有一个此叙述的权利要求，即使在相同权利要求包含引导性词组“一或多个”或“至少一个”及例如“一”或“一个”的不定冠词(例如，“一”及/或“一个”通常应被解释为意味着“至少一个”或“一或多个”)时也如此；此同样适用于用以引导权利要求叙述的定冠词的使用。另外，即使明确地叙述引导权利要求叙述的特定数目，所属领域的技术人员还将认知，此叙述通常应被解释为意味着至少所述叙述数目(例如，在无其它修饰语情况下裸露叙述“两个叙述”通常意味着至少两个叙述，或两个或多于两个叙述)。此外，在其中使用类似于“A、B及C等中的至少一者”的惯例的例子中，一般在所属领域的技术人员将理解所述惯例的意义上预期此构造(例如，“具有A、B及C中的至少一者的系统”将包含(但不限于)单独具有A、单独具有B、单独具有C、同时具有A及B、同时具有A及C、同时具有B及C及/或同时具有A、B及C等的系统)。在其中使用类似于“A、B或C等中的至少一者”的惯例的例子中，一般在所属领域的技术人员将理解所述惯例的意义上预期此构造(例如，“具有A、B或C中的至少一者的系统”将包含(但不限于)单独具有A、单独具有B、单独具有C、同时具有A及B、同时具有A及C、同时具有B及C及/或同时具有A、B及C等的系统)。所属领域的技术人员将进一步理解，无论在描述、权利要求书或图式中呈现两个或多于两个替代术语的转折性字词及/或词组通常应被理解为涵盖包含术语中的一者、术语中的任一者或两个术语的可能性，除非上下文另有指示。例如，词组“A”或“B”通常将被理解为包含“A”或“B”或“A及B”的可能性。
关于所附权利要求书，所属领域的技术人员将了解，一般可按任何顺序执行其中叙述的操作。而且，尽管按(若干)序列呈现各种操作流程，但应理解，各种操作可按除所说明顺序外的顺序执行或可同时执行。此类替代排序的实例可包含重叠、交错、间断、重新排序、增量、预备、补充、同时、相反或其它变体排序，除非上下文另有指示。此外，如“响应于”、“与...相关”或其它过去式形容词的术语一般并不希望排除此类变体，除非上下文另有指示。
尽管已说明本发明的特定实施例，但应明白，所属领域的技术人员可在不脱离前述公开内容的范围及精神的情况下进行本发明的各种修改及实施例。据信，将根据前文描述理解本发明及其许多伴随优点，且将明白，可在不脱离所公开标的物或在不牺牲其全部材料优点的情况下在组件的形式、构造及布置上进行各种改变。所描述形式仅为说明性的，且所附权利要求书希望涵盖且包含此类改变。因此，本发明的范围应仅受所附权利要求书限制。

Claims (60)

1.一种系统，其包括：
控制器，其中所述控制器包含经配置以从特性化工具接收一或多个测量值的一或多个处理器，其中所述控制器包含经配置以存储程序指令集的存储器，其中所述一或多个处理器经配置以执行所述程序指令集，其中所述程序指令集经配置以引起所述一或多个处理器：
接收三维校准结构的一或多个测量值；
接收样本的一或多个测量值；及
基于所述三维校准结构的所述一或多个接收到的测量值校正所述样本的所述一或多个接收到的测量值。
2.根据权利要求1所述的系统，其中所述三维校准结构包括：
缺陷标准晶片DSW，其包含一或多个经编程表面缺陷；
平坦化层，其沉积于所述DSW上；
层堆叠，其沉积于所述平坦化层上，其中所述层堆叠包含两个或多于两个交替层；
罩盖层，其沉积于所述层堆叠上，其中在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙；及
一或多个孔，其经图案化且经蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。
3.根据权利要求1所述的系统，其中所述罩盖层、所述层堆叠或所述平坦化层中的至少一者经图案化且经蚀刻以形成所述一或多个孔。
4.根据权利要求1所述的系统，其中所述层堆叠经图案化且经蚀刻以形成所述一或多个气隙。
5.根据权利要求4所述的系统，其中所述一或多个气隙是通过以基本上垂直于所述一或多个孔的定向的定向图案化且蚀刻到所述层堆叠中而形成。
6.根据权利要求1所述的系统，其中所述特性化工具包括检验工具。
7.根据权利要求1所述的系统，其中所述特性化工具包括重检工具。
8.根据权利要求1所述的系统，其中所述特性化工具包括：
照明源，其经配置以产生第一照明光束；
一组聚焦光学器件，其经配置以将所述第一照明光束引导到所述三维校准结构的表面上；
至少一个检测器，其经配置以检测响应于所述第一照明光束的至少一部分而从所述三维校准结构的所述表面反射或散射的第二照明光束；
一组收集光学器件，其经配置以将从所述三维校准结构的所述表面反射或散射的所述第二照明光束引导到所述至少一个检测器；及
载物台，其用于固定所述三维校准结构或所述样本中的至少一者。
9.根据权利要求8所述的系统，其中所述特性化工具的所述至少一个检测器成像所述三维校准结构中的经编程缺陷。
10.根据权利要求9所述的系统，其进一步包括：
基准点产生工具，其中所述基准点产生工具将一或多个基准点沉积于所述三维校准结构上。
11.根据权利要求10所述的系统，其中以所选择的图案将所述一或多个基准点沉积于所述三维校准结构上。
12.根据权利要求10所述的系统，其中所述特性化工具的所述至少一个检测器测量对所述一或多个基准点的一或多个响应。
13.根据权利要求12所述的系统，其中所述程序指令集进一步经配置以引起所述一或多个处理器：
接收对所述一或多个基准点的所述一或多个经测量响应；及
确定在沿一或多个轴的一或多个方向上所述一或多个经测量响应相对于参考点的偏移误差。
14.根据权利要求13所述的系统，其进一步包括：
聚焦离子束工具，其中所述聚焦离子束工具将所述三维校准结构切割到对应于所述经编程缺陷的位置的已知深度。
15.根据权利要求14所述的系统，其中所述程序指令集进一步经配置以引起所述一或多个处理器：
接收所述三维校准结构的横截面图像；及
从所述三维校准结构的所述横截面图像确定所述经编程缺陷的实际位置。
16.根据权利要求15所述的系统，其中所述程序指令集进一步经配置以引起所述一或多个处理器：
接收从所述三维校准结构的所述横截面图像确定的所述经编程缺陷的所述实际位置；及
确定在沿一或多个轴的一或多个方向上所述一或多个经测量响应与所述经确定实际位置之间的偏移误差。
17.一种系统，其包括：
特性化工具，其经配置以：
获取三维校准结构的一或多个测量值；及
获取样本的一或多个测量值；及
控制器，其中所述控制器包含经配置以从所述特性化工具接收一或多个测量值的一或多个处理器，其中所述控制器包含经配置以存储程序指令集的存储器，其中所述一或多个处理器经配置以执行所述程序指令集，其中所述程序指令集经配置以引起所述一或多个处理器：
接收所述三维校准结构的所述一或多个测量值；
接收所述样本的所述一或多个测量值；及
基于所述三维校准结构的所述一或多个接收到的测量值校正所述样本的所述一或多个接收到的测量值。
18.根据权利要求17所述的系统，其中所述三维校准结构包括：
缺陷标准晶片DSW，其包含一或多个经编程表面缺陷；
平坦化层，其沉积于所述DSW上；
层堆叠，其沉积于所述平坦化层上，其中所述层堆叠包含两个或多于两个交替层；
罩盖层，其沉积于所述层堆叠上，其中在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙；及
一或多个孔，其经图案化且经蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。
19.一种方法，其包括：
从特性化工具接收三维校准结构的一或多个测量值，所述三维校准结构包括：
缺陷标准晶片DSW，其包含一或多个经编程表面缺陷；
平坦化层，其沉积于所述DSW上；
层堆叠，其沉积于所述平坦化层上，其中所述层堆叠包含两个或多于两个交替层；
罩盖层，其沉积于所述层堆叠上，其中在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙；及
一或多个孔，其经图案化且经蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中；
从所述特性化工具接收样本的一或多个测量值；及
基于所述三维校准结构的所述一或多个接收到的测量值校正所述样本的所述一或多个接收到的测量值。
20.根据权利要求19所述的方法，其中所述罩盖层、所述层堆叠或所述平坦化层中的至少一者经图案化且经蚀刻以形成所述一或多个孔。
21.根据权利要求19所述的方法，其中所述层堆叠经图案化且经蚀刻以形成所述一或多个气隙。
22.根据权利要求21所述的方法，其中所述一或多个气隙是通过以基本上垂直于所述一或多个孔的定向的定向图案化且蚀刻到所述层堆叠中而形成。
23.根据权利要求19所述的方法，其中由特性化工具获取所述三维校准结构的所述一或多个测量值，其中由所述特性化工具获取所述样本的所述一或多个测量值。
24.根据权利要求23所述的方法，其进一步包括：
经由所述特性化工具成像所述三维校准结构中的经编程缺陷。
25.根据权利要求24所述的方法，其进一步包括：
经由基准点产生工具以一图案将一或多个基准点沉积于所述三维校准结构上。
26.根据权利要求25所述的方法，其进一步包括：
测量对所述一或多个基准点的一或多个响应。
27.根据权利要求26所述的方法，进一步包括：
确定在沿一或多个轴的一或多个方向上所述一或多个经测量响应相对于参考点的偏移误差。
28.根据权利要求27所述的方法，其进一步包括：
经由聚焦离子束工具切割到对应于所述经编程缺陷的位置的已知深度。
29.根据权利要求28所述的方法，其进一步包括：
经由所述三维校准结构的横截面图像确定所述经编程缺陷的实际位置。
30.根据权利要求29所述的方法，其进一步包括：
确定在沿一或多个轴的一或多个方向上所述一或多个经测量响应与所述经确定实际位置之间的偏移误差。
31.一种用于测量三维半导体装置上的掩埋缺陷的三维校准结构，其包括：
缺陷标准晶片DSW，其包含一或多个经编程表面缺陷；
平坦化层，其沉积于所述DSW上；
层堆叠，其沉积于所述平坦化层上，其中所述层堆叠包含两个或多于两个交替层；
罩盖层，其沉积于所述层堆叠上，其中在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙；及
一或多个孔，其经形成到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。
32.根据权利要求31所述的三维校准结构，其中所述罩盖层、所述层堆叠或所述平坦化层中的至少一者经图案化且经蚀刻以形成所述一或多个孔。
33.根据权利要求31所述的三维校准结构，其中所述层堆叠经图案化且经蚀刻以形成所述一或多个气隙。
34.根据权利要求33所述的三维校准结构，其中所述一或多个气隙是通过以基本上垂直于所述一或多个孔的定向的定向图案化且蚀刻到所述层堆叠中而形成。
35.根据权利要求31所述的三维校准结构，其中所述一或多个经编程表面缺陷包含所述一或多个经编程表面缺陷之间的所选择的周期性。
36.根据权利要求35所述的三维校准结构，其中所述一或多个孔包含不同于所述一或多个经编程表面缺陷之间的所述所选择的周期性的所述一或多个孔之间的所选择的周期性。
37.根据权利要求35所述的三维校准结构，其中所述一或多个孔包含基本上类似于所述一或多个经编程表面缺陷之间的所述所选择的周期性的所述一或多个孔之间的所选择的周期性。
38.根据权利要求31所述的三维校准结构，其中所述层堆叠中的所述两个或多于两个交替层是基本上类似厚度。
39.根据权利要求31所述的三维校准结构，其中所述层堆叠中的所述两个或多于两个交替层中的至少一者是不同于所述层堆叠中的所述两个或多于两个交替层中的剩余者的厚度。
40.根据权利要求31所述的三维校准结构，其中所述罩盖层具有大于所述层堆叠中的所述两个或多于两个交替层的所述厚度的厚度。
41.根据权利要求31所述的三维校准结构，其中所述平坦化层及所述罩盖层是由相同材料制成。
42.根据权利要求41所述的三维校准结构，其中所述两个或多于两个交替层包含由第一材料制成的至少一第一层及由第二材料制成的至少一第二层。
43.根据权利要求42所述的三维校准结构，其中所述平坦化层、所述罩盖层及所述层堆叠中的所述两个或多于两个交替层中的所述至少所述第一层是由所述第一材料制成。
44.根据权利要求42所述的三维校准结构，其中所述平坦化层、所述罩盖层及所述层堆叠中的所述两个或多于两个交替层中的所述至少所述第二层是由所述第二材料制成。
45.一种系统，其包括：
一或多个沉积工具，其经配置以将一或多个层沉积于缺陷标准晶片DSW上，其中所述DSW包含一或多个经编程表面缺陷；
一或多个图案化工具，其经配置以提供对沉积于所述晶片上的所述一或多个层的图案化；及
一或多个蚀刻工具，其经配置以蚀刻沉积于所述晶片上的所述一或多个经图案化层。
46.根据权利要求45所述的系统，其中所述一或多个沉积工具在表面上接纳包含所述一或多个经编程表面缺陷的预制DSW。
47.根据权利要求45所述的系统，其中所述一或多个沉积工具接纳裸晶片且将材料堆叠沉积于所述裸晶片上。
48.根据权利要求47所述的系统，其中所述一或多个图案化工具及所述一或多个蚀刻工具图案化且蚀刻所述材料堆叠以形成所述一或多个经编程表面缺陷。
49.根据权利要求45所述的系统，其中所述一或多个沉积工具将平坦化层沉积于所述DSW上。
50.根据权利要求49所述的系统，其中所述一或多个沉积工具将包含两个或多于两个交替层的层堆叠沉积于所述平坦化层上。
51.根据权利要求50所述的系统，其中所述一或多个沉积工具将罩盖层沉积于所述层堆叠上。
52.根据权利要求51所述的系统，其中所述一或多个图案化工具及所述一或多个蚀刻工具图案化且蚀刻所述罩盖层、所述层堆叠或所述平坦化层中的至少一者以形成一或多个孔。
53.根据权利要求52所述的系统，其中所述一或多个图案化工具及所述一或多个蚀刻工具图案化且蚀刻所述层堆叠以形成一或多个气隙。
54.一种方法，其包括：
将平坦化层沉积于包含一或多个经编程表面缺陷的缺陷标准晶片DSW上；
将层堆叠沉积于所述平坦化层上，其中所述层堆叠包含两个或多于两个交替层；
将罩盖层沉积于所述层堆叠上；
形成到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中的一或多个孔；及
形成到所述层堆叠中的一或多个气隙。
55.根据权利要求54所述的方法，其进一步包括：
在沉积所述平坦化层之前，在表面上接纳包含所述一或多个经编程表面缺陷的预制DSW。
56.根据权利要求54所述的方法，其进一步包括：
接纳裸晶片；及
将材料堆叠沉积于所述裸晶片上。
57.根据权利要求56所述的方法，其进一步包括：
在沉积所述平坦化层之前，通过图案化且蚀刻所述材料堆叠而形成所述一或多个经编程表面缺陷。
58.根据权利要求54所述的方法，其中形成所述一或多个孔进一步包括：
将所述一或多个孔图案化且蚀刻到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中。
59.根据权利要求54所述的方法，其中形成所述一或多个气隙进一步包括：
图案化且蚀刻所述层堆叠使其具有所述一或多个气隙。
60.根据权利要求59所述的方法，其中以基本上垂直于所述一或多个孔的定向的定向将所述一或多个气隙图案化且蚀刻到所述层堆叠中。
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