CN110323205A - 半导体结构及形成半导体结构的方法 - Google Patents

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Abstract

本发明实施例大体提供了涉及诸如金属接触件、通孔、线等的导电部件以及用于形成这些导电部件的方法的示例实施例。在实施例中，一种半导体结构包括位于衬底上方的第一介电层、位于第一介电层中的第一导电部件、位于第一介电层上方的第二介电层、位于第二介电层中的第二导电部件以及设置在第一导电部件和第二导电部件之间的阻挡区。第二导电部件设置在第二介电层的第一侧壁和第二介电层的第二侧壁之间且邻接第一侧壁和第二侧壁。阻挡区至少从第二介电层的第一侧壁横向延伸至第二介电层的第二侧壁。本发明实施例还提供另一种半导体结构和一种形成半导体结构的方法。

Description

半导体结构及形成半导体结构的方法
技术领域
本发明涉及半导体领域，并且具体地，涉及半导体结构和形成半导体结构的方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(例如，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(例如，可使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
随着器件的按比例缩小，制造商已经开始使用新的和不同的材料和/或材料的组合以便于器件的按比例缩小。按比例缩小，单独并结合新的且不同的材料也带来了上一代在更大的几何尺寸下可能没有出现的挑战。
发明内容
根据本发明的一个方面，提供一种半导体结构，包括：第一介电层，位于衬底上方；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上；第二导电部件，位于第二介电层中，第二导电部件设置在第二介电层的第一侧壁和第二介电层的第二侧壁之间且邻接第一侧壁和第二侧壁；以及阻挡区，设置在第一导电部件和第二导电部件之间，阻挡区至少从第二介电层的第一侧壁横向延伸至第二介电层的第二侧壁。
根据本发明的另一方面，提供一种半导体结构，包括：第一电介质，位于衬底上方；第一导电部件，穿过第一电介质，第一导电部件包括第一金属；阻挡区，位于第一导电部件上，阻挡区包括第一金属和物质；第二电介质，位于第一电介质上方；以及第二导电部件，穿过第二电介质并接触阻挡区，阻挡区与第二导电部件的底部横向共延。
根据本发明的另一方面，提供一种形成半导体结构的方法，包括：在第一电介质中形成第一导电部件，第一导电部件包括金属；在第一导电部件和第一电介质上方形成第二电介质；形成穿过第二电介质至第一导电部件的开口；提供包括穿过开口并进入到第一导电部件的金属中的物质在第一导电部件上形成阻挡区；以及在开口中形成至阻挡区的第二导电部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图13是根据一些实施例的在用于形成导电部件的示例性方法期间的各个阶段处的各个中间结构的视图。
图14是根据一些实施例的用于形成导电部件的示例性方法的流程图。
图15至图18是根据一些实施例的在用于形成导电部件的另一示例性方法期间的各个阶段处的各个中间结构的截面图。
图19是根据一些实施例的用于形成导电部件的另一示例性方法的流程图。
图20是根据一些实施例的示例性结构的能量色散X射线光谱(EDX)分析。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
通常，本发明提供涉及诸如金属接触件、通孔、线等的导电部件的示例性实施例以及用于形成那些导电部件的方法。在一些实例中，通过修改导电部件的表面处的导电部件的组分来在导电部件上形成阻挡区。形成在上面的介电层中的上面的导电部件可形成为阻挡区。除了其他益处之外，阻挡区还可以提供保护以防止化学品蚀刻其上形成有阻挡层的导电部件。例如，在形成上面的导电部件中实施的工艺可以使用可以穿透上面的电介质和导电部件之间的界面的化学品。阻挡区可以防止化学品蚀刻下面的导电部件。可以实现其他益处。
在用于鳍式场效应晶体管(FinFET)的前段制程(FEOL)和/或中间段制程(MEOL)处理中形成导电部件的上下文中描述本文所述的示例实施例。可以在诸如具有诸如平面场效应晶体管(FET)、垂直全环栅极(VGAA)FET、水平全环栅极(HGAA)FET、双极结晶体管(BJT)、二极管、电容器、电感器、电阻器等的不同的器件的上下文中实施其他实施例。在一些情况下，导电部件可以是诸如电容器的板或电感器的线的器件的部分。此外，可以在后段制程(BEOL)处理中和/或用于形成任何导电部件中实施一些实施例。本发明的一些方面的实现可以用在其他工艺中和/或在其他器件中。
描述了示例性方法和结构的一些变型。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序描述方法实施例，但是各个其他的方法实施例可以以任何逻辑顺序实施，并且可以包括比本文所描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考标记以避免模糊其他组件或部件；这是为了便于描述图。
图1至图13示出根据一些实施例的在用于形成导电部件的示例性方法期间的各个阶段处的各个中间结构的截面图。图1示出示例性方法的一个阶段处的中间结构的立体图。如下所述，在FinFET的实现中使用中间结构。可以在其他示例实施例中实现其他结构。
中间结构包括形成在半导体衬底42上的第一和第二鳍46，其中，在位于相邻鳍46之间的半导体衬底42上具有相应的隔离区44。第一和第二伪栅极堆叠件沿着鳍46的相应侧壁并位于鳍46上方。第一和第二伪栅极堆叠件均包括界面电介质48、伪栅极50和掩模52。
半导体衬底42可以是或可以包括掺杂的(例如，用p型或n型掺杂剂)或不掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底的半导体材料可以包括诸如硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体或它们的组合。
在半导体衬底42中形成鳍46。例如，使用适当的光刻和蚀刻工艺蚀刻半导体衬底42，从而使得在相邻对的鳍46之间形成沟槽，并且从而使得鳍46从半导体衬底42突出。隔离区44形成为每个均位于相应的沟槽中。隔离区44可以包括或者可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以使用适当的沉积工艺来沉积绝缘材料。可以在沉积之后凹进绝缘材料以形成隔离区44。凹进绝缘材料，从而使得鳍46从相邻的隔离区44之间突出，这可以至少部分地将鳍46描述为半导体衬底42上的有源区。此外，隔离区44的顶面可以具有由蚀刻工艺产生的如图所示的平坦的表面、凸表面、凹表面(例如凹陷的)或它们的组合。本领域普通技术人员将容易理解，上面描述的工艺仅是如何形成鳍46的实例。在其他实例中，鳍46可以通过其他工艺形成并且可以包括异质外延结构和/或同质外延结构。
在鳍46上形成伪栅极堆叠件。在本文所述的替换栅极工艺中，可以通过适当的工艺顺序地形成各个层，并且然后通过适当的光刻和蚀刻工艺将那些层图案化成伪栅极堆叠件以形成用于伪栅极堆叠件的界面电介质48、伪栅极50和掩模52。例如，界面电介质48可以包括或者可以是氧化硅、氮化硅等或它们的多层。伪栅极50可以包括或者可以是硅(例如多晶硅)或另一材料。掩模52可以包括或可以是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。
在其他实例中，代替伪栅极堆叠件和/或除了伪栅极堆叠件之外，栅极堆叠件可以是在先栅极工艺中的可操作的栅极堆叠件(或更一般地，栅极结构)。在先栅极工艺中，界面电介质48可以是栅极介电层，并且伪栅极50可以是栅电极。可以通过适当的工艺顺序地形成各个层，并且然后通过适当的光刻和蚀刻工艺将那些层图案化成栅极堆叠件来形成用于可操作的栅极堆叠件的栅极介电层、栅电极和掩模52。例如，栅极介电层可以包括或可以是氧化硅、氮化硅、高k介电材料等或它们的多层。高k介电材料可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、它们的多层或它们的组合。栅电极可以包括或可以是硅(例如，掺杂的或未掺杂的多晶硅)、含金属材料(诸如钛、钨、铝、钌等)、它们的组合(诸如硅化物(可以后续形成))或它们的多层。掩模52可以包括或可以是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。
图1还示出在后面的图中使用的参考截面。截面A-A位于沿着相对的源极/漏极区之间的鳍46中的例如沟道的平面中。图2至图13和图15至图18示出在与截面A-A相对应的各个示例性方法中的各个处理阶段处的截面图。图2示出在截面A-A处的图1的中间结构的截面图。
图3示出形成栅极间隔件54。沿着伪栅极堆叠件的侧壁(例如，界面电介质48、伪栅极50和掩模52的侧壁)并且在鳍46上方形成栅极间隔件54。例如，根据鳍46的位于隔离区44之上的高度，还可以沿着鳍46的侧壁形成剩余的栅极间隔件54。例如，可以通过共形地沉积用于栅极间隔件54的一个或多个层并且各向异性地蚀刻一个或多个层来形成栅极间隔件54。用于栅极间隔件54的一个或多层可以包括或可以是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合，并且可以通过CVD、ALD、或另一沉积技术来沉积。蚀刻工艺可以包括RIE、NBE或另一蚀刻工艺。
图4示出在鳍46中形成外延源极/漏极区56。在位于伪栅极堆叠件的相对侧上的鳍46中形成凹槽。可以通过蚀刻工艺来进行凹进。蚀刻工艺可以是各向同性的或各向异性的，或者是可以相对于半导体衬底42的一个或多个晶面具有选择性的。因此，凹槽可以基于所实施的蚀刻工艺而具有各种截面轮廓。
在凹槽中形成外延的源极/漏极区56。外延源极/漏极区56可以包括或可以是硅锗、碳化硅、硅磷、硅碳磷、纯的或大致纯的锗、Ⅲ-Ⅴ族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合，通过在凹槽中外延生长材料来在凹槽中形成外延源极/漏极区56。在一些实例中，外延源极/漏极区56可相对于鳍46升高并且可以具有与半导体衬底42的晶体平面相对应的小平面。
本领域普通技术人员也将容易地理解，可以省略图4的凹进和外延生长，并且可以使用伪栅极堆叠件和栅极间隔件54作为掩模通过将掺杂剂注入到鳍46中来形成源极/漏极区。在实施外延源极/漏极区56的一些实例中，还可以诸如通过在外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区56中来掺杂外延源极/漏极区56。因此，如果合适的话，可以通过掺杂(如果合适的话，例如通过注入和/或外延生长期间的原位掺杂)和/或通过外延生长(如果合适的话)来划定源极/漏极区，其可以进一步划定在其中划定源极/漏极区的有源区。
图5示出形成接触蚀刻停止层(CESL)60并且在CESL 60上方形成第一层间电介质(ILD)62。通常，蚀刻停止层(ESL)可以在形成例如接触件或通孔时提供一种机制来停止蚀刻工艺。ESL可以由具有与相邻层或组件不同的蚀刻选择性的介电材料形成。在外延源极/漏极区56的表面、栅极间隔件54的侧壁和顶面、掩模52的顶面和隔离区44的顶面上共形地沉积CESL 60。CESL 60可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。第一ILD 62可以包括或可以是二氧化硅，诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物等或它们的组合的低k介电材料(例如，具有低于二氧化硅的介电常数的材料)。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第一ILD 62。
可以在沉积第一ILD 62之后，诸如通过CMP来平坦化第一ILD 62。在先栅极工艺中，第一ILD 62的顶面可以位于CESL 60的上部和栅极堆叠件之上，并且可以省略下面相对于图6和图7描述的处理。因此，可以在栅极堆叠件上方保留CESL 60和第一ILD 62的上部。
图6示出用替换栅极结构替换伪栅极堆叠件。第一ILD 62和CESL 60形成为具有与伪栅极50的顶面共面的顶面。可以实施诸如CMP的平坦化工艺以使第一ILD 62和CESL 60的顶面与伪栅极50的顶面齐平。CMP还可以去除位于伪栅极50上的掩模52(以及在一些情况下，栅极间隔件54的上部)。因此，通过第一ILD 62和CESL 60暴露伪栅极50的顶面。
利用通过第一ILD 62和CESL 60暴露的伪栅极50，诸如通过一个或多个蚀刻工艺去除伪栅极50。可以通过对伪栅极50具有选择性的蚀刻工艺来去除伪栅极50，其中，界面电介质48用作ESL，并且后续地，可以通过对界面电介质48具有选择性的不同的蚀刻工艺可选地去除界面电介质48。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或另一蚀刻工艺。在去除伪栅极堆叠件的位置处在栅极间隔件54之间形成凹槽，并且通过凹槽暴露鳍46的沟道区。
在去除伪栅极堆叠件的位置处的凹槽中形成替换栅极结构。如图所示，替换栅极结构均包括界面电介质70、栅极介电层72、一个或多个可选的共形层74和栅电极76。沿着沟道区在鳍46的侧壁和顶面上形成界面电介质70。界面电介质70可以是例如界面电介质48(如果未去除)、通过鳍46的热氧化或化学氧化而形成的氧化物(例如，氧化硅)和/或通过CVD、ALD、MBD或另一沉积技术形成的氧化物(例如氧化硅)、氮化物(例如氮化硅)和/或另一介电层。
可以在去除伪栅极堆叠件的位置处的凹槽中(例如，隔离区44的顶面上、界面电介质70上以及栅极间隔件54的侧壁上)并且在第一ILD 62、CESL 60和栅极间隔件54的顶面上共形地沉积栅极介电层72。栅极介电层72可以是或可以包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、它们的多层或它们的组合。可以通过ALD、PECVD、MBD或另一沉积技术来沉积栅极介电层72。
然后，可以在栅极介电层72上共形地(并且如果多于一个则顺序地)沉积一个或多个可选的共形层74。一个或多个可选的共形层74可以包括一个或多个阻挡层和/或覆盖层以及一个或多个功函数调整层。一个或多个阻挡层和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物；或它们的组合；并且可以通过ALD、PECVD、MBD或另一沉积技术来沉积。一个或多个功函数调整层可以包括或可以是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂；等或它们的组合；并且可以通过ALD、PECVD、MBD或另一沉积技术来沉积。在一些实例中，在栅极介电层72上共形地形成覆盖层(例如，TiN层)；在覆盖层上共形地形成阻挡层(例如，TaN层)；并且后续在阻挡层上共形地顺序形成一个或多个功函数调整层。
在一个或多个可选的共形层74(例如，在一个或多个功函数调整层上方)(如果实现的话)和/或栅极介电层72上方形成用于栅电极76的层。用于栅电极76的层可以填充去除了伪栅极堆叠件的位置处的剩余凹槽。用于栅电极76的层可以是或可以包括诸如钨、钴、铝、钌、铜、它们的多层或它们的组合等的含金属材料。可以通过ALD、PECVD、MBD、PVD或另一沉积技术来沉积用于栅电极76的层。去除用于栅电极76的层、一个或多个可选的共形层74和栅极介电层72的位于第一ILD 62、CESL 60和栅极间隔件54的顶面之上的部分。例如，平坦化工艺(如CMP)可以去除用于栅电极76的层、一个或多个可选的共形层74和栅极介电层72的位于第一ILD 62、CESL 60和栅极间隔件54的顶面之上的部分。因此，可以形成如图6所示的包括栅电极76、一个或多个可选的共形层74、栅极介电层72和界面电介质70的替换栅极结构。
图7示出在第一ILD 62、CESL 60、栅极间隔件54和替换栅极结构上方形成第二ILD80。尽管没有示出，但是在一些实例中，可以在第一ILD 62等上方沉积ESL，并且可以在ESL上方沉积第二ILD 80。如果实现的话，ESL可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。第二ILD80可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第二ILD 80。
图8示出形成穿过第二ILD80、第一ILD 62和CESL 60以暴露外延源极/漏极区56的至少部分并且穿过第二ILD80以暴露替换栅极结构的至少部分的相应开口82和84。例如，可以使用光刻和一个或多个蚀刻工艺将第二ILD 80、第一ILD 62和CESL 60图案化为具有开口82和84。
图9示出分别在开口82和84中形成至外延源极/漏极区56和至替换栅极结构的导电部件90和92。例如，在所示实例中，导电部件90包括粘附层94、位于粘附层94上的阻挡层96、位于外延源极/漏极区56上的硅化物区98以及位于阻挡层96上的导电填充材料100。例如，在所示实例中，导电部件92包括粘附层94、位于粘附层94上的阻挡层96以及位于阻挡层96上的导电填充材料100。
可以在开口82和84中(例如，在开口82和84的侧壁、外延源极/漏极区56的暴露表面和替换栅极结构的暴露表面上)以及在第二ILD 80上方共形地沉积粘附层94。粘附层94可以是或可以包括钛、钽等或它们的组合，并且可以通过ALD、CVD、PVD或另一沉积技术来沉积。可以在粘附层94上(诸如在开口82和84中和在第二ILD 80上方)共形地沉积阻挡层96。阻挡层96可以是或可以包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。在一些实例中，可以处理粘附层94的至少部分以形成阻挡层96。例如，可以对粘附层94实施诸如包括氮等离子体工艺的氮化工艺以将粘附层94的至少部分转变成阻挡层96。在一些实例中，可以完全转化粘附层94，从而使得没有粘附层94保留，并且阻挡层96是粘附/阻挡层，而在其他实例中，粘附层94的部分保持未转变，从而使得粘附层94的部分和位于粘附层94上的阻挡层96一起保留。
通过使外延源极/漏极区56的上部与粘附层94以及可能的阻挡层96反应，可以在外延源极/漏极区56上形成硅化物区98。可以实施退火以促进外延源极/漏极区56与粘附层94和/或阻挡层96的反应。
导电填充材料100可以沉积在阻挡层96上并填充开口82和84。导电填充材料100可以是或可以包括钴、钨、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。在沉积导电填充材料100之后，例如可以通过使用平坦化工艺(诸如CMP)去除多余的导电填充材料100、阻挡层96和粘附层94。平坦化工艺可以从第二ILD 80的顶面之上去除多余的导电填充材料100、阻挡层96和粘附层94。因此，导电部件90和92的顶面与第二ILD 80可以是共面的。导电部件90和92可以是或可以称为接触件、插塞等。
尽管图8和图9示出同时形成至外延源极/漏极区56的导电部件90和至替换栅极结构的导电部件92，可以单独地且顺序地形成相应的导电部件90和92。例如，如图8所示，可以首先形成至外延源极/漏极区56的开口82，并且如图9所示，填充开口以形成至外延源极/漏极区56的导电部件90。然后，如图8所示，可以形成至替换栅极结构的开口84，并且如图9所示，填充开口以形成至替换栅极结构的导电部件92。可以实施处理的另一顺序。
图10示出形成ESL 110并且在ESL 110上方形成金属化电介质(IMD)112。在第二ILD 80和导电部件90和92的顶面上沉积ESL 110。ESL 110可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。IMD 112可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积IMD 112。ESL110的厚度可以在从约3nm至约100nm的范围内，并且IMD 112的厚度可以在从约5nm至约100nm的范围内。IMD112和ESL110的组合厚度可以在从约5nm至约200nm的范围内。
图11示出分别形成穿过IMD 112和ESL110至导电部件90和92的开口120和122。例如，可以使用光刻和一个或多个蚀刻工艺将IMD 112和ESL 110图案化为具有开口120和122。蚀刻工艺可以包括RIE、NBE、ICP蚀刻、电容耦合等离子体(CCP)蚀刻、离子束蚀刻(IBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实例中，蚀刻工艺可以包括使用第一气体的等离子体，其中，第一气体包括四氟化碳(CF4)、六氟乙烷(C2F6)、八氟丙烷(C3F8)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟代甲烷(CH3F)、氟化碳(例如，CxFy，其中，x可以在从1至5的范围内并且y可以在从4至8的范围内)等或它们的组合。等离子体还可以使用包括氮气(N2)、氢气(H2)、氧气(O2)、氩气(Ar)、氙气(Xe)、氦气(He)、一氧化碳(CO)、二氧化碳(CO2)、硫化羰(COS)等或它们的组合的第二气体。在一些实例中，第一气体的流速与第二气体的流速的比率可以在从约0.001至约1000的范围内。在一些实例中，第一气体的流速可以在从约5标准立方厘米每分钟(sccm)至约500sccm的范围内，并且第二气体的流速可以在从约5sccm至约500sccm的范围内。等离子体蚀刻的压力可以在从约5mTorr至约120mTorr的范围内。用于等离子体蚀刻的等离子体发生器的功率可以在从约30W至约5000W的范围内。用于等离子体蚀刻的等离子体发生器的频率可以是例如40KHz、2MHz、13.56MHz或在从约12MHz至约100MHz的范围内。等离子体蚀刻的衬底偏置电压可以在从约20V至约500V的范围内并且具有在从约10％至约60％的范围内的工作周期(duty cycle)。
可以诸如通过湿清洁工艺和干等离子体工艺来清洁开口120和122。湿清洁工艺可以包括将半导体衬底42浸入到包括混合酸等的溶液中。在浸渍期间，溶液可以处于从约15℃至约65℃的范围内的温度处。可以将半导体衬底42浸入到溶液中并持续从约5秒至约200秒的范围内的持续时间。在溶液中浸渍之后，可以在去离子水冲洗中冲洗半导体衬底42。在溶液中浸渍之后，也可以在异丙醇(IPA)中冲洗半导体衬底42，以干燥半导体衬底42。
可以在湿清洁工艺之后实施干等离子体工艺以进一步清洁开口120和122。例如，等离子体工艺可以去除形成在开口120和122中的氧化物(例如，在导电填充材料100的表面上)。在一些实例中，等离子体工艺可以包括使用包含氢气(H2)、氮气(N2)等或它们的组合的气体的等离子体。在一些实例中，气体的流速可以在从约10sccm至约10,000sccm的范围内。等离子体工艺的压力可以在从约0.1mTorr至约100Torr的范围内。用于等离子体工艺的等离子体发生器的功率可以在从约50W至约1000W的范围内。用于等离子体工艺的等离子体发生器的频率可以在从约350kHz至约40MHz的范围内。等离子体工艺的衬底偏置电压可以在从约0V至约1kV的范围内并且具有在从约30％至约70％的范围内的工作周期。
图12示出分别在通过开口120和122暴露的导电部件90和92的部分上形成阻挡区130和132。分别利用与下面的导电部件90和92的导电填充材料100不同的材料组分形成阻挡区130和132。可以通过在导电部件90和92(例如，导电填充材料100)中提供改变在由开口120和122暴露的导电部件90和92的顶面的部分处的材料组分的物质来形成阻挡区130和132。分别在通过开口120和122暴露的表面的部分处形成阻挡区130和132，而不在未暴露的表面的部分处(例如，由ESL 110和/或IMD 112覆盖的表面的部分)形成阻挡区130和132。因此，在该实例中，阻挡区130和132的横向尺寸与接近开口120和122的底部的开口120和122的相应横向尺寸(例如，在ESL 110和/或IMD 112的侧壁之间)是共延的。
在一些实例中，通过将物质扩散到导电部件90和92中来在导电部件90和92中提供该物质。在一些实例中，可以使用没有等离子体的化学浸泡、等离子体处理或另一技术来实施物质的扩散。
在实例中，可以通过CVD工艺来实施没有等离子体的化学浸泡。用于化学浸泡的气体混合物可以包括硅烷(SiH4)(作为实例)和诸如氩气的载气。硅烷气体可以提供含硅物质，从而用于扩散到导电部件90和92中。例如，来自硅烷的硅可以扩散进入导电部件90和92中并与其反应，而来自硅烷的氢气可以是硅与导电部件90和92反应的副产物，并且可以通过气体的流动来进行净化和/或还可以将氢气扩散到导电部件90和92中。因此，阻挡区130和132可以是硅化物区。在没有等离子体的CVD工艺中，硅烷气体的流速与氩气的流速的比率可以在从约0.01至约0.2的范围内。硅烷气体的流速可以在从约50sccm至约500sccm的范围内，以及氩气的流速可以在从约1000sccm至约8000sccm的范围内。CVD工艺的压力可以在从约10Torr至约50Torr的范围内。CVD工艺的温度可以在从约200℃至约450℃的范围内。没有等离子体的化学浸泡的持续时间可以在从约10秒至约150秒的范围内。
在另一实例中，可以通过具有定向等离子体的CVD工艺(例如，PECVD工艺)来实施等离子体处理。用于等离子体处理的气体混合物可以包括硅烷(SiH4)(作为实例)和诸如氩气的载气。类似于上面的化学浸泡，硅烷气体可以提供含硅物质，从而用于扩散到导电部件90和92中，并且阻挡区130和132可以是硅化物区。在具有定向等离子体的CVD工艺中，硅烷气体的流速与氩气的流速的比率可以在从约10-3至约0.2的范围内。硅烷气体的流速可以在从约1sccm至约500sccm的范围内，以及氩气的流速可以在从约1000sccm至约8000sccm的范围内。CVD工艺的压力可以在从约0.1Torr至约100Torr的范围内。CVD工艺的温度可以在从约150℃至约300℃的范围内。等离子体发生器的功率可以在从约200W至约500W的范围内，并且等离子体发生器的频率可以在从约2MHz至约40MHz的范围内(诸如约13.56MHz)。诸如在不偏置CVD工艺的衬底保持器的情况下，等离子体处理可以是共形的，或诸如通过偏置衬底保持器，等离子体处理可以是定向的。等离子体处理的持续时间可以在从约5秒至约120秒的范围内。
在一些实例中，通过将物质注入到导电部件90和92中可以在导电部件90和92中提供该物质。在实例中，用于注入的物质可以包括磷、硼等。在这样的实例中，注入能量可以在从约0.5keV至约5keV的范围内，剂量浓度在从约1012cm-2至约1017cm-2的范围内。
可以使用不同的技术来改变由开口120和122暴露的导电部件90和92的顶面处的材料组分。此外，在上面的实例中和/或在不同的技术中，可以将不同的物质扩散和/或注入到导电部件90和92中。例如，可以实施锗、氮、碳、砷、锡和/或其他物质。作为实例，代替或除了化学浸泡和等离子体处理的先前实例中的硅烷之外可以实施锗烷(GeH4)，其可以形成锗化合物作为阻挡区130和132。此外，可以注入锗以形成锗化物作为阻挡区130和132。类似地，氮可以用于化学浸泡、等离子体处理和注入以形成金属氮化物作为阻挡区130和132。可以实施其他物质以形成不同的组合物作为阻挡区130和132。
通常，阻挡区130和132可以具有MSx形式，其中“M”是导电部件90和92的顶面处的金属，“S”是所实施的用于改变导电部件90和92的顶面处的材料组分的物质，以及“x”是物质S的浓度。作为特定的实例，导电填充材料100可以是钴(Co)、钨(W)、铜(Cu)、钌(Ru)等，以及物质可以是硅(Si)、锗(Ge)、硼(B)、砷(As)、磷(P)、氮(N)、碳(C)、锡(Sn)等。因此，阻挡区130和132可以是或可以包括诸如CoSix、CoGex、CoBx、CoAsx、WSix、WGex、WBx、WAsx、CuSix、CuGex、CuBx、CuAsx、RuSix、RuGex、RuBx、RuAsx等的金属半导体化合物；诸如CoPx、CoNx、CoCx、WPx、WNx、WCx、CuPx、CuNx、CuCx、RuPx、RuNx、RuCx等的金属-非金属化合物；或诸如CoSnx、WSnx、CuSnx、RuSnx等的金属-金属化合物。对于任何金属半导体化合物，x的值可以在从约1至约8的范围内。阻挡区130和132的厚度可以在从约3nm至约5nm的范围内。
图13示出分别在开口120和122中形成至阻挡区130和132的导电部件140和142。如图所示，例如，每个导电部件140和142包括导电填充材料146。导电填充材料146可以沉积在开口120和122中并填充开口120和122。导电填充材料146可以是或可以包括钨、钴、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD、电镀或另一沉积技术来沉积。例如，在沉积导电填充材料146之后，可以通过使用诸如CMP等的平坦化工艺去除多余的导电填充材料146。平坦化工艺可以从IMD 112的顶面之上去除多余的导电填充材料146。因此，导电部件140和142的顶面和IMD 112可以是共面的。导电部件140和142可以是或可以称为接触件、插塞、导线、导电垫、通孔等。
在一些实例中，在导电填充材料146沉积在阻挡层和/或粘附层上以及开口120和122中之前，可以在开口120和122中形成阻挡层和/或粘附层。可以在开口120和122中(例如，在阻挡区130和132上并且沿着IMD 112的侧壁)并且在IMD 112上方共形地沉积阻挡层和/或粘附层。阻挡层和/或粘附层可以是或可以包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。也可以通过从IMD112的顶面之上去除多余的导电填充材料146的平坦化工艺去除位于IMD112上方的阻挡层和/或粘附层，并且因此阻挡层和/或粘附层可以具有与导电填充材料146和IMD 112的顶面共面的顶面。
在该实例中，导电部件140和142的相应底部部分具有分别与阻挡区130和132的相应横向尺寸共延的横向尺寸。这通常遵循通过开口120和122形成阻挡区130和132以及后续分别在开口120和122中形成导电部件140和142。
图14是根据一些实施例的用于形成导电部件的示例性方法的流程图。在操作202中，在第一介电层中形成第一导电部件。在图8和图9中示出并相对于图8和图9描述操作202的实例。例如，在第二ILD 80、第一ILD62和CESL 60中形成导电部件90。
在操作204中，在第一导电部件和第一介电层上方形成第二介电层。在图10中示出并相对于图10描述操作204的实例。例如，在导电部件90和第二ILD 80、第一ILD 62和CESL60上方形成ESL 110和IMD 112。
在操作206中，开口形成为穿过第二介电层至第一导电部件。在图11中示出并相对于图11描述操作206的实例。例如，开口120形成为穿过ESL 110和IMD 112至导电部件90。
在操作208中，在通过穿过第二介电层的开口暴露的第一导电部件上形成阻挡区。在图12中示出并相对于图12描述操作208的实例。例如，在通过开口120暴露的导电部件90上形成阻挡区130。
在操作210中，第二导电部件形成在穿过第二介电层的开口中并接触阻挡区。在图13中示出并相对于图13描述操作210的实例。例如，导电部件140形成在开口120中并接触阻挡区130。
图15至图18示出根据一些实施例的在用于形成导电部件的另一示例性方法期间的各个阶段处的各个中间结构的截面图。如前所述通过图9进行处理，并且如下面相对于图15描述的那样继续进行该处理。
图15示出在导电部件90和92的顶面处形成阻挡区130和132。如上面相对于图12描述的那样实施形成阻挡区130和132，并且因此，为了简明，在此省略进一步的描述。在该实例中，可以贯穿导电部件90和92的顶面的相应整体形成阻挡区130和132。
图16示出形成ESL 110并且在ESL 110上方形成IMD 112。分别在第二ILD 80的顶面和位于导电部件90和92上的阻挡区130和132上方形成ESL 110。在ESL 110上方形成IMD112。如上面相对于图10所描述的那样实施形成ESL 110和IMD 112，并且因此，为了简明，在此省略进一步的描述。
图17示出分别形成穿过IMD 112和ESL 110至位于导电部件90和92上的阻挡区130和132的开口120和122。如上面相对于图11所描述的那样实施形成开口120和122，并且因此，为了简明，在此省略进一步的描述。
图18示出分别在开口120和122中形成至阻挡区130和132的导电部件140和142。如上面相对于图13所描述的那样实施形成导电部件140和142，并且因此，为了简明，在此省略进一步的描述。在实例中，导电部件140和142可以不具有分别与阻挡区130和132的相应横向尺寸共延的横向尺寸。这可能是因为在导电部件90和92的顶面的整个表面上(例如，在导电部件90和92上形成介电层之前)形成阻挡区130和132，并且后续形成在开口120和122中的导电部件140和142可能不必分别与导电部件90和92的顶面共延。
图19是根据一些实施例的用于形成导电部件的另一示例性方法的流程图。在操作252中，在第一介电层中形成第一导电部件。在图8和图9示出并相对于图8和图9描述操作252的实例。例如，在第二ILD 80、第一ILD 62和CESL 60中形成导电部件90。
在操作254中，在第一导电部件上形成阻挡区。在图15中示出并相对于图15描述操作254的实例。例如，在导电部件90上形成挡阻区130。
在操作256中，在阻挡区、第一导电部件和第一介电层上方形成第二介电层。在图16中示出并相对于图16描述操作256的实例。例如，在阻挡区130、导电部件90和第二ILD80、第一ILD 62和CESL 60上方形成ESL 110和IMD 112。
在操作258中，形成穿过第二介电层至阻挡区的开口。在图17中示出并相对于图17描述操作258的实例。例如，形成穿过ESL 110和IMD 112至阻挡区130的开口120。
在操作260中，第二导电部件形成在穿过第二介电层的开口中并接触阻挡区。在图18中示出并相对于图18描述操作260的实例。例如，导电部件140形成在开口120中并接触阻挡区130。
图20是根据一些实施例的示例性结构的能量色散X射线光谱(EDX)分析。EDX分析横跨导电部件140的导电填充材料146、阻挡区130和导电部件90的导电填充材料100。导电填充材料100是第一金属(例如钴)，其具有第一浓度分布300。用于形成阻挡区130的物质(例如，硅)具有第二浓度分布302。导电填充材料146是第二金属(例如钨)，其具有第三浓度分布304。从EDX分析中可以看出，阻挡区130包括物质和第一金属(例如，CoSix)。
一些实施例可以实现优势。例如可阻挡用于去除多余的导电填充材料146的平坦化工艺(例如，CMP)和任何后续的湿清洁可以使用能够穿透导电部件140和142与IMD 112之间的相应界面的湿化学品，特别是如果IMD 112与导电部件140和142之间粘附较差(诸如当在导电部件140和142中没有实现阻挡层和/或粘附层时)。如果湿化学品穿透到足够的深度，则在不存在阻挡层的情况下，湿化学品能够到达并蚀刻下面的导电部件90和92。在诸如本文提供的一些实例中，阻挡区130和132可以提供可以用作蚀刻停止的不同材料组分，其可以防止湿化学品蚀刻下面的导电部件90和92。此外，在一些实施例中，诸如当阻挡区130和132是硅化物时，阻挡区130和132可以在下面的导电部件90和92与IMD 112之间提供改善的粘附。甚至进一步地，诸如当实施选择性沉积工艺以用于沉积导电填充材料146时，阻挡区130和132可以为沉积导电填充材料146提供更有利的表面。这可以改善图案加载并可以增强膜的生长。因此，阻挡区130和132可以提供更坚固的结构。
一个实施例是一种结构。该结构包括位于衬底上方的第一介电层、位于第一介电层中的第一导电部件、位于第一介电层上方的第二介电层、位于第二介电层中的第二导电部件以及设置在第一导电部件和第二导电部件之间的阻挡区。第二导电部件设置在第二介电层的第一侧壁和第二介电层的第二侧壁之间并且邻接第二介电层的第一侧壁和第二介电层的第二侧壁。阻挡区至少从第二介电层的第一侧壁横向延伸至第二介电层的第二侧壁。
一个实施例是一种方法。在第一介电层中形成第一导电部件。通过修改第一导电部件的组分而在第一导电部件上形成阻挡区。在第二介电层中形成第二导电部件。在第一介电层上方形成第二介电层。第二导电部件接触阻挡区。
另一实施例是一种结构。该结构包括位于衬底上方的第一电介质、穿过第一电介质的第一导电部件、位于第一导电部件上的阻挡区、位于第一电介质上的第二电介质以及穿过第二电介质并接触阻挡区的第二导电部件。第一导电部件包括第一金属。阻挡区包括第一金属和物质。阻挡区与第二导电部件的底部横向共延。
另外的实施例是一种方法。在第一电介质中形成第一导电部件。第一导电部件包括金属。在第一导电部件和第一电介质上方形成第二电介质。形成穿过第二介电层至第一导电部件的开口。在第一导电部件上形成阻挡区包括提供通过开口并且进入到第一导电部件的金属中的物质。在开口中形成至阻挡区的第二导电部件。
根据本发明的一个方面，提供一种半导体结构，包括：第一介电层，位于衬底上方；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上；第二导电部件，位于第二介电层中，第二导电部件设置在第二介电层的第一侧壁和第二介电层的第二侧壁之间且邻接第一侧壁和第二侧壁；以及阻挡区，设置在第一导电部件和第二导电部件之间，阻挡区至少从第二介电层的第一侧壁横向延伸至第二介电层的第二侧壁。
根据本发明的一个实施例，阻挡区不设置在第一导电部件和第二介电层之间。
根据本发明的一个实施例，阻挡区至少部分地设置在第一导电部件和第二介电层之间，并且阻挡区不设置在第一介电层和第二介电层之间。
根据本发明的一个实施例，第一导电部件包括金属元素，并且阻挡区包括半导体元素和与第一导电部件的金属元素相同的金属元素。
根据本发明的一个实施例，第一导电部件包括金属元素，并且阻挡区包括非金属元素和与第一导电部件的金属元素相同的金属元素。
根据本发明的一个实施例，第一导电部件包括金属元素，并且阻挡区包括与第一导电部件的金属元素不同的金属元素和相同的金属元素。
根据本发明的一个实施例，阻挡区的厚度在从3nm至5nm的范围内。
根据本发明的一个实施例，第一导电部件包括金属元素，并且阻挡区包括物质和与第一导电部件的金属元素相同的金属元素，物质包括硅、锗、硼、砷、磷、氮、碳、锡或它们的组合中的至少一种。
根据本发明的一个实施例，阻挡区包括硅化物。
根据本发明的另一方面，提供一种半导体结构，包括：第一电介质，位于衬底上方；第一导电部件，穿过第一电介质，第一导电部件包括第一金属；阻挡区，位于第一导电部件上，阻挡区包括第一金属和物质；第二电介质，位于第一电介质上方；以及第二导电部件，穿过第二电介质并接触阻挡区，阻挡区与第二导电部件的底部横向共延。
根据本发明的一个实施例，物质是半导体，阻挡区是金属-半导体化合物。
根据本发明的一个实施例，物质是非金属，阻挡区是金属-非金属化合物。
根据本发明的一个实施例，物质是与第一金属不同的第二金属，阻挡区是金属-金属化合物。
根据本发明的一个实施例，阻挡区的厚度在从3nm至5nm的范围内。
根据本发明的另一方面，提供一种形成半导体结构的方法，包括：在第一电介质中形成第一导电部件，第一导电部件包括金属；在第一导电部件和第一电介质上方形成第二电介质；形成穿过第二电介质至第一导电部件的开口；提供包括穿过开口并进入到第一导电部件的金属中的物质在第一导电部件上形成阻挡区；以及在开口中形成至阻挡区的第二导电部件。
根据本发明的一个实施例，提供通过开口并进入到第一导电部件的金属中的物质包括通过开口将金属暴露于气体化学浸泡，其中，物质从气体化学浸泡的气体扩散到金属中。
根据本发明的一个实施例，提供通过开口并进入到第一导电部件的金属中的物质包括通过开口将金属暴露于等离子体处理，其中，物质从等离子体处理的等离子体扩散到金属中。
根据本发明的一个实施例，提供通过开口并进入到第一导电部件的金属中的物质包括将物质注入到金属中。
根据本发明的一个实施例，物质包括含硅物质。
根据本发明的一个实施例，阻挡区是硅化物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一介电层，位于衬底上方；
第一导电部件，位于所述第一介电层中；
第二介电层，位于所述第一介电层上；
第二导电部件，位于所述第二介电层中，所述第二导电部件设置在所述第二介电层的第一侧壁和所述第二介电层的第二侧壁之间且邻接所述第一侧壁和所述第二侧壁；以及
阻挡区，设置在所述第一导电部件和所述第二导电部件之间，所述阻挡区至少从所述第二介电层的所述第一侧壁横向延伸至所述第二介电层的所述第二侧壁。
2.根据权利要求1所述的半导体结构，其中，所述阻挡区不设置在所述第一导电部件和所述第二介电层之间。
3.根据权利要求1所述的半导体结构，其中，所述阻挡区至少部分地设置在所述第一导电部件和所述第二介电层之间，并且所述阻挡区不设置在所述第一介电层和所述第二介电层之间。
4.根据权利要求1所述的半导体结构，其中，所述第一导电部件包括金属元素，并且所述阻挡区包括半导体元素和与所述第一导电部件的金属元素相同的金属元素。
5.根据权利要求1所述的半导体结构，其中，所述第一导电部件包括金属元素，并且所述阻挡区包括非金属元素和与所述第一导电部件的金属元素相同的金属元素。
6.根据权利要求1所述的半导体结构，其中，所述第一导电部件包括金属元素，并且所述阻挡区包括与所述第一导电部件的金属元素不同的金属元素和相同的金属元素。
7.根据权利要求1所述的半导体结构，其中，所述阻挡区的厚度在从3nm至5nm的范围内。
8.根据权利要求1所述的半导体结构，其中，所述第一导电部件包括金属元素，并且所述阻挡区包括物质和与所述第一导电部件的金属元素相同的金属元素，所述物质包括硅、锗、硼、砷、磷、氮、碳、锡或它们的组合中的至少一种。
9.一种半导体结构，包括：
第一电介质，位于衬底上方；
第一导电部件，穿过所述第一电介质，所述第一导电部件包括第一金属；
阻挡区，位于所述第一导电部件上，所述阻挡区包括所述第一金属和物质；
第二电介质，位于所述第一电介质上方；以及
第二导电部件，穿过所述第二电介质并接触所述阻挡区，所述阻挡区与所述第二导电部件的底部横向共延。
10.一种形成半导体结构的方法，包括：
在第一电介质中形成第一导电部件，所述第一导电部件包括金属；
在所述第一导电部件和所述第一电介质上方形成第二电介质；
形成穿过所述第二电介质至所述第一导电部件的开口；
在所述第一导电部件上形成阻挡区包括提供穿过所述开口并进入到所述第一导电部件的金属中的物质；以及
在所述开口中形成至所述阻挡区的第二导电部件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284874A (zh) * 2020-02-19 2021-08-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11058444B2 (en) 2017-12-11 2021-07-13 Covidien Lp Electrically enhanced retrieval of material from vessel lumens
US10874411B2 (en) 2018-06-22 2020-12-29 Covidien Lp Electrically enhanced retrieval of material from vessel lumens
US11974752B2 (en) 2019-12-12 2024-05-07 Covidien Lp Electrically enhanced retrieval of material from vessel lumens
US11728223B2 (en) * 2019-12-20 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
WO2021173788A1 (en) * 2020-02-26 2021-09-02 Raytheon Company Cu3sn via metallization in electrical devices for low-temperature 3d-integration
US11652149B2 (en) 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Common rail contact
US11502000B2 (en) 2020-08-24 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom lateral expansion of contact plugs through implantation
US11637018B2 (en) * 2020-10-27 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for contact structures of semiconductor devices
US11495599B2 (en) 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same
US11963713B2 (en) 2021-06-02 2024-04-23 Covidien Lp Medical treatment system
US11854870B2 (en) * 2021-08-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for interconnect structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030094A1 (en) * 2004-08-05 2006-02-09 Chartered Semiconductor Manufacturing Ltd. Method of manufacturing a semiconductor device with a strained channel
US20070190763A1 (en) * 2006-02-14 2007-08-16 Elpida Memory, Inc. Method of manufacturing semiconductor device and semiconductor memory device
US20090159978A1 (en) * 2007-12-25 2009-06-25 Nec Electronics Corporation Semiconductor device and process for manufacturing same
US20110062502A1 (en) * 2009-09-16 2011-03-17 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method for manufacturing the same
US20160133721A1 (en) * 2014-11-07 2016-05-12 Globalfoundries Inc. Selectively forming a protective conductive cap on a metal gate electrode

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090706A (en) 1993-06-28 2000-07-18 Applied Materials, Inc. Preconditioning process for treating deposition chamber prior to deposition of tungsten silicide coating on active substrates therein
US5989952A (en) * 1996-08-30 1999-11-23 Nanya Technology Corporation Method for fabricating a crown-type capacitor of a DRAM cell
US6268289B1 (en) 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
JP2002043544A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020072209A1 (en) 2000-12-11 2002-06-13 Vanguard International Semiconductor Corporation Method of forming tungsten nitride layer as metal diffusion barrier in gate structure of MOSFET device
KR100578212B1 (ko) * 2003-06-30 2006-05-11 주식회사 하이닉스반도체 엠티피 구조의 강유전체 캐패시터 및 그 제조 방법
US20070257323A1 (en) * 2006-05-05 2007-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked contact structure and method of fabricating the same
TW200820419A (en) 2006-10-19 2008-05-01 Semiconductor Components Ind Semiconductor device having deep trench charge compensation regions and method
US7892935B2 (en) * 2006-11-30 2011-02-22 United Microelectronics Corp. Semiconductor process
JP4473889B2 (ja) * 2007-04-26 2010-06-02 株式会社東芝 半導体装置
JP4575400B2 (ja) * 2007-05-08 2010-11-04 株式会社東芝 半導体装置の製造方法
JP5106933B2 (ja) * 2007-07-04 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置
US20100155949A1 (en) * 2008-12-24 2010-06-24 Texas Instruments Incorporated Low cost process flow for fabrication of metal capping layer over copper interconnects
JP2010267678A (ja) * 2009-05-12 2010-11-25 Toshiba Corp 半導体装置の製造方法
US8034685B1 (en) 2010-04-30 2011-10-11 Semiconductor Component Industries, Llc Semiconductor component and method of manufacture
KR101956347B1 (ko) * 2011-03-04 2019-03-08 어플라이드 머티어리얼스, 인코포레이티드 콘택 세정을 위한 방법들
US20130020623A1 (en) * 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
US9142414B2 (en) * 2011-12-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with metal gates and methods for forming the same
TWI462635B (zh) 2011-12-22 2014-11-21 Au Optronics Corp 有機電致發光裝置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8753931B2 (en) * 2012-04-05 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective gate replacement process
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9349742B2 (en) * 2013-06-21 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded memory and methods of forming the same
US9064891B2 (en) 2013-07-16 2015-06-23 Globalfoundries Inc. Gate encapsulation achieved by single-step deposition
KR102169861B1 (ko) * 2013-11-07 2020-10-26 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법
US9236440B2 (en) * 2013-12-05 2016-01-12 Globalfoundries Inc. Sandwich silicidation for fully silicided gate formation
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9627318B2 (en) * 2014-06-16 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with footing region
US9831183B2 (en) * 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9472642B2 (en) * 2014-12-09 2016-10-18 Globalfoundries Inc. Method of forming a semiconductor device structure and such a semiconductor device structure
US20160172456A1 (en) * 2014-12-11 2016-06-16 Qualcomm Incorporated High resistance metal etch-stop plate for metal flyover layer
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10109636B2 (en) 2017-03-08 2018-10-23 Globalfoundries Inc. Active contact and gate contact interconnect for mitigating adjacent gate electrode shortages
KR20180111305A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 다층 배선 구조를 가지는 반도체 소자 및 이의 제조 방법
US10157774B1 (en) * 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030094A1 (en) * 2004-08-05 2006-02-09 Chartered Semiconductor Manufacturing Ltd. Method of manufacturing a semiconductor device with a strained channel
US20070190763A1 (en) * 2006-02-14 2007-08-16 Elpida Memory, Inc. Method of manufacturing semiconductor device and semiconductor memory device
US20090159978A1 (en) * 2007-12-25 2009-06-25 Nec Electronics Corporation Semiconductor device and process for manufacturing same
US20110062502A1 (en) * 2009-09-16 2011-03-17 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method for manufacturing the same
US20160133721A1 (en) * 2014-11-07 2016-05-12 Globalfoundries Inc. Selectively forming a protective conductive cap on a metal gate electrode

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284874A (zh) * 2020-02-19 2021-08-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US11923295B2 (en) 2020-02-19 2024-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect level with high resistance layer and method of forming the same

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