CN110299366A - 三维存储器及其形成方法 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。所述三维存储器的形成方法包括如下步骤：形成一衬底，所述衬底上具有堆叠层以及沟道孔，所述堆叠层包括交替堆叠的层间绝缘层和第一牺牲层，所述沟道孔内填充有存储串，所述存储串包括电荷阻挡层、电荷俘获层；形成沿垂直于所述衬底的方向贯穿所述堆叠层的通孔；形成沟槽于相邻两层第一牺牲层之间，以将所述电荷俘获层分隔为若干相互独立的子电荷俘获层；填充绝缘材料于所述沟槽内，形成分隔层。本发明降低甚至是避免了相邻存储单元之间的电荷耦合现象，改善了三维存储器的性能，为发展更高堆叠层数的三维存储器提供了可能。

Description

三维存储器及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
在3D NAND存储器中，具有由层间绝缘层和栅极交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。同时，为了实现对3D NAND存储器中数据存储的控制，在所述堆叠结构的核心区域还包括贯穿所述堆叠结构的沟道孔、以及填充于所述沟道孔中的存储串。但是，在现有的三维存储器由于其结构以及形成工艺的缺陷，限制了其向更高层数的堆叠方向发展。
因此，如何改善三维存储器的性能，为三维存储器向更高层数的堆叠方向发展提供可能，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其形成方法，用于解决现有的三维存储器性能较差的问题，以为三维存储器向更高层数的堆叠方向发展提供可能。
为了解决上述问题，本发明提供了一种三维存储器的形成方法，包括如下步骤：
形成一衬底，所述衬底上具有堆叠层以及沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和第一牺牲层，所述沟道孔内填充有存储串，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层、电荷俘获层；
形成沿垂直于所述衬底的方向贯穿所述堆叠层的通孔；
沿所述通孔刻蚀所述层间绝缘层、所述电荷阻挡层和所述电荷俘获层，形成沟槽于相邻两层第一牺牲层之间，以将所述电荷俘获层分隔为若干相互独立的子电荷俘获层；
填充绝缘材料于所述沟槽内，形成分隔层。
优选的，形成一衬底的具体步骤包括：
提供一衬底；
形成堆叠层于所述衬底表面，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和第一牺牲层，每一所述层间绝缘层包括沿垂直于所述衬底的方向叠置的两个子层间绝缘层以及位于两个子层间绝缘层之间的第二牺牲层。
优选的，形成堆叠层于所述衬底表面的具体步骤包括：
进行若干次循环步骤，所述循环步骤包括：
沉积一子层间绝缘层于衬底表面；
沉积第二牺牲层于所述子层间绝缘层表面；
沉积另一子层间绝缘层于所述第二牺牲层表面；
沉积第一牺牲层于另一子层间绝缘层表面，并以所述第一牺牲层表面作为下一次循环步骤的衬底表面。
优选的，形成堆叠层于所述衬底表面之后还包括如下步骤：
刻蚀所述堆叠层，形成沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔；
形成存储串于所述沟道孔内，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层、电荷俘获层、隧穿层和沟道层。
优选的，沿所述通孔刻蚀所述层间绝缘层、所述电荷阻挡层和所述电荷俘获层的具体步骤包括：
沿所述通孔刻蚀所述第二牺牲层，于相邻两个所述子层间绝缘层之间形成沟槽；
沿所述沟槽刻蚀所述电荷阻挡层和所述电荷俘获层，使得所述沟槽延伸至所述隧穿层。
优选的，延伸至所述隧穿层的沟槽包括位于所述沟道孔内的第一端部以及与所述第一端部相对的第二端部；在沿垂直于所述衬底的方向上，所述第一端部的宽度大于所述第二端部。
优选的，将所述电荷俘获层分隔为若干相互独立的子电荷俘获层的具体步骤包括：
沿所述通孔沉积绝缘材料，形成填充所述沟槽和覆盖所述通孔的侧壁的介质层；
去除所述通孔的侧壁表面覆盖的所述介质层。
优选的，所述通孔为栅线隔槽；将所述电荷俘获层分隔为若干相互独立的子电荷俘获层之后还包括如下步骤：
沿所述通孔刻蚀所述第一牺牲层，形成空隙区域；
填充导电材料于所述空隙区域，形成栅极层。
为了解决上述问题，本发明还提供了一种三维存储器，包括：
衬底，所述衬底上具有堆叠结构以及沿垂直于所述堆叠结构的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层；
存储串，位于所述沟道孔内，包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层和电荷俘获层，所述电荷俘获层包括若干个沿垂直于所述衬底的方向依次排列且相互独立的子电荷俘获层；
分隔层，位于相邻的两个所述子电荷俘获层之间，以电性隔离相邻的两个所述子电荷俘获层。
优选的，所述电荷阻挡层包括与若干个所述子电荷俘获层一一对应的多个相互独立的子电荷阻挡层；
所述分隔层还位于相邻的两个所述子电荷阻挡层之间。
优选的，所述分隔层延伸至所述层间绝缘层内，以将所述层间绝缘层分隔为沿垂直于所述衬底的方向叠置的两个子层间绝缘层。
优选的，所述分隔层包括位于所述沟道孔内的第一末端以及与所述第一末端相对的第二末端；
在沿垂直于所述衬底的方向上，所述第一末端的宽度大于所述第二末端。
优选的，所述分隔层的材料与所述子层间绝缘层的材料相同。
优选的，还包括：
沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
覆盖于所述栅线隔槽的侧壁表面的扩散阻挡层，所述分隔层的所述第二末端与所述扩散阻挡层接触；
填充于所述栅线隔槽内、并覆盖于所述扩散阻挡层的阵列共源极。
优选的，所述存储串还包括：
隧穿层，覆盖于所述电荷俘获层背离所述电荷阻挡层的表面；
沟道层，覆盖于所述隧穿层背离所述电荷俘获层的表面。
本发明提供的三维存储器及其形成方法，通过将存储串中的电荷俘获层分隔为多个沿垂直于所述衬底的方向依次排列且相互独立的子电荷俘获层，降低甚至是避免了相邻存储单元之间的电荷耦合现象，改善了三维存储器的性能，为发展更高堆叠层数的三维存储器提供了可能。
附图说明
附图1是本发明具体实施方式中三维存储器的形成方法流程图；
附图2A-2E是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图；
附图3是本发明具体实施方式提供的三维存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。
三维存储器的堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。所述核心区域则包括多个呈阵列排布的存储单元。
随着市场对存储密度的要求不断提高，三维存储器中堆叠结构的堆叠层数不断增大，为了减小应力影响并控制工艺成本，堆叠结构中每一层的厚度随之降低，这就导致相邻存储单元之间的耦合效应变得更加严重。严重的耦合效应会影响三维存储器的电学性能，从而制约了三维存储器向更高的堆叠层数方向发展。
为了降低三维存储器中相邻存储单元之间的耦合效应，改善三维存储器的性能，本具体实施方式提供了一种三维存储器的形成方法，附图1是本发明具体实施方式中三维存储器的形成方法流程图，附图2A-2E是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图。本具体实施方式所述的三维存储器可以是但不限于NAND存储器。如图1、图2A-图2E所示，本具体实施方式提供的三维存储器的形成方法，包括如下步骤：
步骤S11，形成一衬底20，所述衬底20上具有堆叠层以及沿垂直于所述衬底20的方向贯穿所述堆叠层的沟道孔，所述堆叠层包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层22和第一牺牲层21，所述沟道孔内填充有存储串，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层231、电荷俘获层232，如图2B所示。
优选的，形成一衬底20的具体步骤包括：
提供一衬底20；
形成堆叠层于所述衬底20表面，所述堆叠层包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层22和第一牺牲层21，每一所述层间绝缘层22包括沿垂直于所述衬底20的方向叠置的两个子层间绝缘层221以及位于两个子层间绝缘层221之间的第二牺牲层222，如图2A所示。
具体来说，所述衬底20可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)衬底或者GOI(Germanium On Insulator，绝缘体上锗)衬底等。在本具体实施方式中，所述衬底20优选为Si衬底，用于支撑在其上的器件结构。
优选的，形成堆叠层于所述衬底20表面的具体步骤包括：
进行若干次循环步骤，所述循环步骤包括：
沉积一子层间绝缘层221于衬底20表面；
沉积第二牺牲层222于所述子层间绝缘层221表面；
沉积另一子层间绝缘层221于所述第二牺牲层222表面；
沉积第一牺牲层21于另一子层间绝缘层221表面，并以所述第一牺牲层21表面作为下一次循环步骤的衬底表面。
具体来说，可以采用多次循环沉积工艺，在相邻两层所述子层间绝缘层221之间沉积一层所述第二牺牲层222，一方面在后续刻蚀过程中通过所述子层间绝缘层221对所述第一牺牲层21进行保护，避免对后续形成栅极层造成影响；另一方面还可以根据所述第二牺牲层层222预先设置刻蚀路径，对后续刻蚀所述电荷俘获层232起到导向作用。其中，所述第二牺牲层222的具体厚度，本领域技术人员可以根据实际需要进行选择，优选的，所述第二牺牲层222的厚度小于所述子层间绝缘层。所述第二牺牲层222的材料优选为与所述子层间绝缘层221的材料不同，以便于后续对所述第二牺牲层222进行选择性刻蚀。
本具体实施方式中于一个所述层间绝缘层22内仅形成一个所述第二牺牲层222，在其他具体实施方式中，也可以在一个所述层间绝缘层22内形成多个所述第二牺牲层222，每一所述第二牺牲层222位于相邻的两个所述子层间绝缘层221之间，从而可以加快后续的刻蚀效率。
优选的，形成堆叠层于所述衬底20表面之后还包括如下步骤：
刻蚀所述堆叠层，形成沿垂直于所述衬底20的方向贯穿所述堆叠层的沟道孔；
形成存储串于所述沟道孔内，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层231、电荷俘获层232、隧穿层233和沟道层234。
具体来说，所述存储串为ONOPO结构，即：首先，于所述沟道孔的侧壁表面沉积形成所述电荷阻挡层231，所述电荷阻挡层231的材料可以为氧化物材料；然后，于所述电荷阻挡层231的表面沉积形成所述电荷俘获层232，所述电荷俘获层232的材料可以为氮化物材料；之后，于所述电荷俘获层232的表面沉积形成所述隧穿层233，所述隧穿层233的材料可以为氧化物材料；接着，于所述隧穿层233的表面沉积形成所述沟道层234，所述沟道层234的材料可以为多晶硅材料；最后，填充氧化物材料于所述沟道孔内，并覆盖于所述沟道层234表面。本步骤中形成所述电荷俘获层232与所述电荷阻挡层231均为覆盖于所述沟道孔的侧壁表面的连续整体结构。
步骤S12，形成沿垂直于所述衬底20的方向贯穿所述堆叠层的通孔24，如图2C所示。
具体来说，可以采用干法刻蚀工艺或者湿法刻蚀工艺对所述堆叠层进行刻蚀，以形成所述通孔24。
步骤S13，沿所述通孔24刻蚀所述层间绝缘层22、所述电荷阻挡层231和所述电荷俘获层232，形成沟槽25于相邻两层第一牺牲层21之间，以将所述电荷俘获层232分隔为若干相互独立的子电荷俘获层27，如图2C所示。
优选的，沿所述通孔24刻蚀所述层间绝缘层22、所述电荷阻挡层231和所述电荷俘获层232的具体步骤包括：
沿所述通孔24刻蚀所述第二牺牲层222，于相邻两个所述子层间绝缘层221之间形成沟槽25；
沿所述沟槽25刻蚀所述电荷阻挡层231和所述电荷俘获层232，使得所述沟槽25延伸至所述隧穿层233。
具体来说，首先，选用第一刻蚀剂，结合干法刻蚀工艺或者湿法刻蚀工艺沿所述通孔24对所述第二牺牲层222进行刻蚀，以打开所述层间绝缘层22，其中，所述第一刻蚀剂优选为对所述第二牺牲层222和所述子层间绝缘层具有较高的刻蚀选择比。其次，选用第二刻蚀剂，结合干法刻蚀工艺或者湿法刻蚀工艺，以所述电荷俘获层232作为刻蚀截止层，沿所述沟槽25继续对所述电荷阻挡层231进行刻蚀，使所述沟槽25延伸至所述电荷俘获层232表面。接着，选用第三刻蚀剂，结合干法刻蚀工艺或者湿法刻蚀工艺，沿所述沟槽25继续对所述电荷俘获层232进行刻蚀，使得所述沟槽25进一步延伸至所述隧穿层233表面或者内部，以充分隔断所述电荷俘获层232，形成多个相互独立的所述子电荷俘获层27。
优选的，延伸至所述隧穿层233的沟槽25包括位于所述沟道孔内的第一端部以及与所述第一端部相对的第二端部；在沿垂直于所述衬底20的方向上，所述第一端部的宽度大于所述第二端部。
具体来说，通过合理选择所述第一刻蚀剂、所述第二刻蚀剂以及所述第三刻蚀剂的种类和刻蚀时间，可以使得刻蚀形成所述沟槽25在所述沟道孔内的宽度大于在相邻两个所述子层间绝缘层221之间的宽度，以更好的电性隔离相邻的所述子电荷俘获层27。
步骤S14，填充绝缘材料于所述沟槽25内，形成分隔层26，如图2E所示。
优选的，将所述电荷俘获层232分隔为若干相互独立的子电荷俘获层27的具体步骤包括：
沿所述通孔24沉积绝缘材料，形成填充所述沟槽25和覆盖所述通孔24的侧壁的介质层26，如图2D所示；
去除所述通孔24的侧壁表面覆盖的所述介质层26。
具体来说，通过填充所述沟槽25，一方面可以避免上述刻蚀形成所述沟槽25的过程中对所述子层间绝缘层221的损伤，确保后续形成的相邻的所述栅极层之间具有良好的电性绝缘；另一方面还可以增强所述堆叠层整体的结构稳定性。
优选的，所述通孔24为栅线隔槽；将所述电荷俘获层232分隔为若干相互独立的子电荷俘获层27之后还包括如下步骤：
沿所述通孔24刻蚀所述第一牺牲层21，形成空隙区域；
填充导电材料于所述空隙区域，形成栅极层。
本具体实施方式直接采用栅线隔槽作为刻蚀所述电荷俘获层232的入口，可以进一步简化所述三维存储器的制造工艺。在形成所述栅极层之后，通过对所述栅线隔槽进行填充，形成阵列共源极(Array Common Source，ACS)。
为了解决上述问题，本具体实施方式还提供了一种三维存储器，附图3是本发明具体实施方式提供的三维存储器的结构示意图，本具体实施方式提供的三维存储器可以采用如图1、图2A-图2E所示的方法形成。如图1、图2A-图2E和图3所示，本具体实施方式提供的三维存储器，包括：
衬底20，所述衬底20上具有堆叠结构以及沿垂直于所述堆叠结构的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层和栅极层31；
存储串，位于所述沟道孔内，包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层231和电荷俘获层232，所述电荷俘获层232包括若干个沿垂直于所述衬底20的方向依次排列且相互独立的子电荷俘获层27；
分隔层26，位于相邻的两个所述子电荷俘获层27之间，以电性隔离相邻的两个所述子电荷俘获层27。
本具体实施方式通过将所述沟道孔的所述电荷俘获层232分隔为多个相互独立且沿垂直于所述衬底20的方向依次排列所述子电荷俘获层27，使得针对每一存储单元设置一独立的所述子电荷俘获层27(即多个所述子电荷俘获层27与多个所述栅极层31一一对应)，减弱甚至是消除了相邻存储单元之间的电荷耦合效应，为发展更好层数的三维存储器奠定了基础。本具体实施方式中所述沟道孔的轴向方向即为垂直于所述衬底20的方向。相互独立的子电荷俘获层27是指，相邻的所述子电荷俘获层27之间电性绝缘。
优选的，所述电荷阻挡层231包括与若干个所述子电荷俘获层27一一对应的多个相互独立的子电荷阻挡层；
所述分隔层26还位于相邻的两个所述子电荷阻挡层之间。
优选的，所述分隔层26延伸至所述层间绝缘层内，以将所述层间绝缘层分隔为沿垂直于所述衬底的方向叠置的两个子层间绝缘层221。
为了更好的电性隔离相邻的所述子电荷俘获层27，优选的，所述分隔层26包括位于所述沟道孔内的第一末端以及与所述第一末端相对的第二末端；
在沿垂直于所述衬底的方向上，所述第一末端的宽度大于所述第二末端。
所述分隔层26的材料本领域技术人员可以根据实际需要进行选择，只要能实现相邻所述子电荷俘获层27之间的电性隔离即可。为了进一步简化三维存储器的制造工艺，降低三维存储器的制造成本，优选的，所述分隔层26的材料与所述子层间绝缘层221的材料相同。例如，所述分隔层26与所述子层间绝缘层221的材料均为氧化物材料。
优选的，所述三维存储器还包括：
沿垂直于所述衬底20的方向贯穿所述堆叠结构的栅线隔槽32；
覆盖于所述栅线隔槽32的侧壁表面的扩散阻挡层，所述分隔层26的所述第二末端与所述扩散阻挡层接触；
填充于所述栅线隔槽32内、并覆盖于所述扩散阻挡层的阵列共源极。
优选的，所述存储串还包括：
隧穿层233，覆盖于所述电荷俘获层232背离所述电荷阻挡层231的表面；
沟道层234，覆盖于所述隧穿层233背离所述电荷俘获层232的表面。
本具体实施方式提供的三维存储器及其形成方法，通过将存储串中的电荷俘获层分隔为多个沿垂直于所述衬底的方向依次排列且相互独立的子电荷俘获层，降低甚至是避免了相邻存储单元之间的电荷耦合现象，改善了三维存储器的性能，为发展更高堆叠层数的三维存储器提供了可能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种三维存储器的形成方法，其特征在于，包括如下步骤：
形成一衬底，所述衬底上具有堆叠层以及沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和第一牺牲层，所述沟道孔内填充有存储串，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层、电荷俘获层；
形成沿垂直于所述衬底的方向贯穿所述堆叠层的通孔；
沿所述通孔刻蚀所述层间绝缘层、所述电荷阻挡层和所述电荷俘获层，形成沟槽于相邻两层第一牺牲层之间，以将所述电荷俘获层分隔为若干相互独立的子电荷俘获层；
填充绝缘材料于所述沟槽内，形成分隔层。
2.根据权利要求1所述的三维存储器的形成方法，其特征在于，形成一衬底的具体步骤包括：
提供一衬底；
形成堆叠层于所述衬底表面，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和第一牺牲层，每一所述层间绝缘层包括沿垂直于所述衬底的方向叠置的两个子层间绝缘层以及位于两个子层间绝缘层之间的第二牺牲层。
3.根据权利要求2所述的三维存储器的形成方法，其特征在于，形成堆叠层于所述衬底表面的具体步骤包括：
进行若干次循环步骤，所述循环步骤包括：
沉积一子层间绝缘层于衬底表面；
沉积第二牺牲层于所述子层间绝缘层表面；
沉积另一子层间绝缘层于所述第二牺牲层表面；
沉积第一牺牲层于另一子层间绝缘层表面，并以所述第一牺牲层表面作为下一次循环步骤的衬底表面。
4.根据权利要求2所述的三维存储器的形成方法，其特征在于，形成堆叠层于所述衬底表面之后还包括如下步骤：
刻蚀所述堆叠层，形成沿垂直于所述衬底的方向贯穿所述堆叠层的沟道孔；
形成存储串于所述沟道孔内，所述存储串包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层、电荷俘获层、隧穿层和沟道层。
5.根据权利要求2所述的三维存储器的形成方法，其特征在于，沿所述通孔刻蚀所述层间绝缘层、所述电荷阻挡层和所述电荷俘获层的具体步骤包括：沿所述通孔刻蚀所述第二牺牲层，于相邻两个所述子层间绝缘层之间形成沟槽；
沿所述沟槽刻蚀所述电荷阻挡层和所述电荷俘获层，使得所述沟槽延伸至所述隧穿层。
6.根据权利要求5所述的三维存储器的形成方法，其特征在于，延伸至所述隧穿层的沟槽包括位于所述沟道孔内的第一端部以及与所述第一端部相对的第二端部；在沿垂直于所述衬底的方向上，所述第一端部的宽度大于所述第二端部。
7.根据权利要求1所述的三维存储器的形成方法，其特征在于，将所述电荷俘获层分隔为若干相互独立的子电荷俘获层的具体步骤包括：
沿所述通孔沉积绝缘材料，形成填充所述沟槽和覆盖所述通孔的侧壁的介质层；
去除所述通孔的侧壁表面覆盖的所述介质层。
8.根据权利要求1所述的三维存储器的形成方法，其特征在于，所述通孔为栅线隔槽；将所述电荷俘获层分隔为若干相互独立的子电荷俘获层之后还包括如下步骤：
沿所述通孔刻蚀所述第一牺牲层，形成空隙区域；
填充导电材料于所述空隙区域，形成栅极层。
9.一种三维存储器，其特征在于，包括：
衬底，所述衬底上具有堆叠结构以及沿垂直于所述堆叠结构的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层；
存储串，位于所述沟道孔内，包括沿所述沟道孔的径向方向依次叠置的电荷阻挡层和电荷俘获层，所述电荷俘获层包括若干个沿垂直于所述衬底的方向依次排列且相互独立的子电荷俘获层；
分隔层，位于相邻的两个所述子电荷俘获层之间，以电性隔离相邻的两个所述子电荷俘获层。
10.根据权利要求9所述的三维存储器，其特征在于，所述电荷阻挡层包括与若干个所述子电荷俘获层一一对应的多个相互独立的子电荷阻挡层；
所述分隔层还位于相邻的两个所述子电荷阻挡层之间。
11.根据权利要求9所述的三维存储器，其特征在于，所述分隔层延伸至所述层间绝缘层内，以将所述层间绝缘层分隔为沿垂直于所述衬底的方向叠置的两个子层间绝缘层。
12.根据权利要求11所述的三维存储器，其特征在于，所述分隔层包括位于所述沟道孔内的第一末端以及与所述第一末端相对的第二末端；
在沿垂直于所述衬底的方向上，所述第一末端的宽度大于所述第二末端。
13.根据权利要求11所述的三维存储器，其特征在于，所述分隔层的材料与所述子层间绝缘层的材料相同。
14.根据权利要求12所述的三维存储器，其特征在于，还包括：
沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
覆盖于所述栅线隔槽的侧壁表面的扩散阻挡层，所述分隔层的所述第二末端与所述扩散阻挡层接触；
填充于所述栅线隔槽内、并覆盖于所述扩散阻挡层的阵列共源极。
15.根据权利要求9所述的三维存储器，其特征在于，所述存储串还包括：
隧穿层，覆盖于所述电荷俘获层背离所述电荷阻挡层的表面；
沟道层，覆盖于所述隧穿层背离所述电荷俘获层的表面。
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