CN110299345A - 测量标记与监测半导体制作工艺的方法 - Google Patents

测量标记与监测半导体制作工艺的方法 Download PDF

Info

Publication number
CN110299345A
CN110299345A CN201810238840.XA CN201810238840A CN110299345A CN 110299345 A CN110299345 A CN 110299345A CN 201810238840 A CN201810238840 A CN 201810238840A CN 110299345 A CN110299345 A CN 110299345A
Authority
CN
China
Prior art keywords
pattern
pattern block
block
center
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810238840.XA
Other languages
English (en)
Other versions
CN110299345B (zh
Inventor
徐筱淋
刘恩铨
陈宜廷
李修申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201810238840.XA priority Critical patent/CN110299345B/zh
Priority to US15/954,591 priority patent/US10177094B1/en
Priority to US16/202,104 priority patent/US10373915B1/en
Publication of CN110299345A publication Critical patent/CN110299345A/zh
Application granted granted Critical
Publication of CN110299345B publication Critical patent/CN110299345B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/26—Measuring arrangements characterised by the use of optical techniques for measuring angles or tapers; for testing the alignment of axes
    • G01B11/27—Measuring arrangements characterised by the use of optical techniques for measuring angles or tapers; for testing the alignment of axes for testing the alignment of axes
    • G01B11/272—Measuring arrangements characterised by the use of optical techniques for measuring angles or tapers; for testing the alignment of axes for testing the alignment of axes using photoelectric detection means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B2210/00—Aspects not specifically covered by any group under G01B, e.g. of wheel alignment, caliper-like sensors
    • G01B2210/56—Measuring geometric parameters of semiconductor structures, e.g. profile, critical dimensions or trench depth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开一种测量标记与监测半导体制作工艺的方法，该测量标记包含：四个矩形区域，包括设置于对角的第一及第二区域；多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于第一区域内；其中第一内侧图案区块包含多条直线图案，以及一块状图案。块状图案中具有多条中空的间隙图案，其中第一内侧图案区块与该第一中间图案区块互为旋转对称。

Description

测量标记与监测半导体制作工艺的方法
技术领域
本发明涉及一种测量标记(measure mark)，更具体来说，是一种适合用于自对准双重图案化(self-aligned double patterning,SADP)制作工艺的测量标记与一种监测自对准双重图案化制作工艺的方法。
背景技术
集成电路(IC)技术不断的进步，而通过缩小元件尺寸，能获得更低的制造成本，更高的元件集成度，更快的速度及更佳的性能。
目前，集成电路中的元件或线路仍需通过光刻技术形成，其中通过曝光设备让光通过光掩模投射在晶片上的光致抗蚀剂层中，使光致抗蚀剂层具有集成电路元件或线路的图像，后续再以显影、蚀刻等步骤将图像移转至晶片上。曝光设备的分辨率限制了更小尺寸的元件图案的形成。例如，形成具有鳍状结构的鳍式场效晶体管(FinFET)因为现有光刻分辨能力而受到限制。
先进的技术节点已采用多重图案技术来达到间距缩减(pitch reduction)，但在半导体特征结构的精确定位上，目前的光学光刻制作工艺却面临了新的挑战。自对准双重图案化(SADP)制作工艺已被用于在鳍式场效晶体管元件中以形成鳍式半导体结构，其间距通常能够低于光刻技术的分辨能力限制。
自对准双重图案化制作工艺通常通过反应离子蚀刻(RIE)和间隙壁沉积来进行。然而，这些过程引起一个鳍与另一个相邻鳍的间距值的变化，也就是所谓的间距飘移(pitch walking)。已知，间距飘移会影响到半导体元件性能以及后续的制作工艺步骤的精确性。
发明内容
本发明提出一种测量标记与一种监测半导体制作工艺变异的方法，特别是可应用于自对准双重图案化制作工艺。
根据本发明的一个实施例，本发明是提供一种测量标记，包含：四个矩形区域，相对于一中心排列成2×2的阵列，所述四个矩形区域包括设置于对角的第一区域及第二区域，及设于对角的第三区域及第四区域；多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于该第一区域内；其中该第一内侧图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中该第一中间图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中该第一内侧图案区块与该第一中间图案区块互为旋转对称；第一间隙壁图案，沿着各该多条直线图案的周边设置；第二间隙壁图案，沿着各该多条间隙图案的周边设置；以及第三间隙壁图案，沿着各该块状图案的周边设置，并包围该第二间隙壁图案。
本发明另一方面披露一种监测半导体制作工艺的方法。首先，提供一晶片，其上可以具有一材料层。接着，进行一半导体制作工艺，包含于所述材料层中形成一测量标记。所述测量标记包含四个矩形区域，相对于一中心排列成2×2的阵列，所述四个矩形区域包括设置于对角的第一区域及第二区域，及设于对角的第三区域及第四区域。多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于第一区域内。其中，第一内侧图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案。所述块状图案中具有多条中空的间隙图案，其中第一中间图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中第一内侧图案区块与第一中间图案区块互为旋转对称。然后，测量第一内侧图案区块与第一外侧参考图案区块之间的一第一偏移量，并且测量第一中间图案区块与第一外侧参考图案区块之间的一第二偏移量。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为本发明一种测量标记在晶片上的位置示意图；
图2与图3为本发明测量标记的其中一个实施例的示意图，其中图3为图2中内侧图案区块的放大示意图；
图4为自对准双重图案化制作工艺中在完成轴心层的图案化后，继续形成间隙壁图案的示意图；
图5为自对准双重图案化制作工艺中在完成间隙壁图案后，继续移除轴心层图案的示意图。
主要元件符号说明：
11～14 矩形区域
300 晶片
302 测量标记
311～313 直线图案
320 块状图案
320a 第一长边
320b 第二长边
320c 第一短边
320d 第二短边
321～322 间隙图案
330 直线图案
360 直线图案
404 管芯区
406 切割道区
611～613 第一间隙壁图案
621～622 第二间隙壁图案
620 第三间隙壁图案
D1 第一方向
D2 第二方向
L1、L2 距离
O 中心
P1 第一间距
P2 第二间距
PB-1 第一内侧图案区块
PB-2 第一中间图案区块
PB-3 第一外侧参考图案区块
PB-1’ 第二内侧图案区块
PB-2’ 第二中间图案区块
PB-3’ 第二外侧参考图案区块
S1～S4、S1’～S4’ 图案组
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
本发明是关于一种测量标记。在目前先进的半导体制作工艺中，临界尺寸日益微缩，例如使用自对准双重图案化(self-aligned double patterning,SADP)制作工艺以形成如鳍状晶体管(Fin FET)的制作工艺中，有许多因素会影响最后形成的鳍状结构(finstructure)的尺寸，使每个鳍状结构的大小产生偏移或者导致间距飘移(pitch walking)。本发明于是提供了一种测量标记，用以监测在半导体制作工艺中，所产生的图案是否偏移。
首先请参考图1，所绘示为本发明一种测量标记在晶片上的位置示意图。如图1所示，晶片(wafer)300上具有多个管芯区(die region)404，较佳以阵列(array)的方式排列，而位于管芯区404之间的则是多个切割道区406。切割道区406沿着一第一方向D1或着一第二方向D2延伸，较佳者，第一方向D1与第二方向D2彼此垂直。
本发明所提供的测量标记302可与其他标记，如对准标记(aligning mark)，位于相同区域。根据本发明实施例，测量标记302可以是位于切割道区406上，较佳是位于四个管芯区404之间的切割道区406上。在其他实施例中，视产品设计的需求，测量标记302也可位于管芯区404中。
请参考图2与图3，所绘示为本发明测量标记的其中一个实施例的示意图，其中图3为图2中内侧图案区块的放大示意图。如图2所示，本实施例的测量标记302包含四个矩形区域11～14，相对于一中心O排列成2×2的阵列，所述四个矩形区域包括设置于对角的第一区域11及第二区域12，及设于对角的第三区域13及第四区域14。第一区域11内，设有多个在第二方向D2上对准并且重复出现的图案组，例如图案组S1～S4，各个图案组由第一内侧图案区块PB-1、第一中间图案区块PB-2及第一外侧参考图案区块PB-3依序沿第一方向D1排列所构成。
根据本发明实施例，当此测量图案302相对于中心O旋转180度后，其图案的对应位置相同，而呈现旋转对称(rotational symmetrical)。以图2所示的实施例而言，第一区域11中的四个图案组S1～S4以中心O旋转180度后与第二区域12内的图案组S1’～S4’相对位置相同。换言之，第二区域12内的各图案组S1’～S4’同样具有由第二内侧图案区块PB-1’、第二中间图案区块PB-2’及第二外侧参考图案区块PB-3’。第一区域11内的图案组S1～S4分别与该第二区域内的图案组S1’～S4’互为旋转对称。
根据本发明实施例，如图3所示，第一内侧图案区块PB-1包含多条直线图案311～313，沿着第一方向D1延伸，以及一块状图案320，其中块状图案320较佳为一矩形图案。
根据本发明实施例，块状图案320中具有多条中空的间隙图案321～322，其中所述第一中间图案区块PB-2同样包含多条直线图案，沿着第一方向D1延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中第一内侧图案区块PB-1与第一中间图案区块PB-2互为旋转对称。换言之，第一内侧图案区块PB-1在相对于中心O旋转180度后即与第一中间图案区块PB-2的图案相同。
根据本发明实施例，块状图案320中的多条间隙图案321～322为彼此平行排列，且沿着第一方向D1延伸。根据本发明实施例，多条直线图案311～313是以一第一间距P1排列，多条间隙图案321～322是以一第二间距P2排列。根据本发明实施例，第一间距P1可以等于第二间距P2。在其他实施例中，第一间距P1可以不等于第二间距P2。需注意的是，图中绘示出的多条间隙图案与所述多条直线图案的数目仅为例示说明。
根据本发明实施例，块状图案320有彼此平行的第一长边320a及第二长边320b，其中第一长边320a位于所述多条间隙图案321～322与所述多条直线图案311～313之间。
根据本发明实施例，块状图案320有彼此平行的第一短边320c及第二短边320d，其中，第一短边320c与各直线图案311～313的一端在第一方向D1上的距离L1较佳大于三倍的第一间距P1(L1>3P1)。
根据本发明实施例，所述第二长边320b至间隙图案322的距离L2需大于三倍的第二间距P2(L2>3P2)。换言之，多条间隙图案321～322较集中靠近于第一长边320a，而较远离第二长边320b。
根据本发明实施例，所述第一长边320a与所述第二长边320b长度相同，且大于所述多条间隙图案321～322或所述多条直线图案311～313的长度。根据本发明实施例，所述多条间隙图案321～322或所述多条直线图案311～313的长度可以相同，但不限于此。
根据本发明实施例，块状图案320有彼此平行的第一短边320c及第二短边320d，其中，第一短边320c与各直线图案311～313的一端在第一方向D1上的距离L2较佳大于三倍的第一间距P1(L2>3P1)。
根据本发明实施例，所述第一外侧参考图案区块PB-3仅有多条重复的直线图案330，彼此以一预定间距平行排列，沿着第一方向D1延伸。根据本发明实施例，前述预定间距可以与多条间隙图案321～322的第一间距P1相同，但不限于此。
根据本发明实施例，所述第三区域13及所述第四区域14可以包含沿着第二方向D2延伸的多条直线图案360，彼此以一预定间距平行排列，沿着第二方向D2延伸。根据本发明实施例，前述预定间距可以与多条间隙图案321～322的第一间距P1相同，但不限于此。
根据本发明实施例，图1至图3中所示的测量图案302可以是形成在晶片300的一材料层中，例如，所述材料层可以包括，但不限于，光致抗蚀剂层、半导体层、轴心(mandrel)层、硬掩模层、绝缘层、金属层或多晶硅层。若图1至图3中所示的测量图案302形成于光致抗蚀剂层中，则测量图案302可以是经过显影的光致抗蚀剂图案，但不限于此。根据本发明另一实施例，图1至图3中所示的测量图案302可以是一光掩模上的图案。
根据本发明实施例，若图1至图3中所示的测量图案302形成于轴心层中，则搭配自对准双重图案化制作工艺，后续会继续于轴心层中所形成的测量图案302周边(或侧壁)形成间隙壁(spacer)图案。
请参阅图4，其例示自对准双重图案化制作工艺中在完成轴心层的图案化后，继续形成间隙壁图案的示意图。其中，所述间隙壁图案的形成步骤可以包括间隙壁材料层的化学气相沉积及回蚀刻。如图4所示，沿着各多条直线图案311～313的周边分别设置有第一间隙壁图案611～613，沿着各多条间隙图案321～322的周边分别设置有第二间隙壁图案621～622，沿着块状图案320的周边设置有第三间隙壁图案620。根据本发明实施例，第三间隙壁图案620可以是一封闭连续的环状图案，且包围第二间隙壁图案621～622。第三间隙壁图案620不会接触到第二间隙壁图案621～622。
请参阅图5，其例示自对准双重图案化制作工艺中在完成间隙壁图案后，继续移除轴心层图案的示意图。如图5所示，在形成第一间隙壁图案611～613、第二间隙壁图案621～622及第三间隙壁图案620后，可以利用一选择性蚀刻制作工艺将轴心层图案移除，仅留下第一间隙壁图案611～613、第二间隙壁图案621～622及第三间隙壁图案620。根据本发明实施例，各第一间隙壁图案611～613的宽度W1大于各第二间隙壁图案621～622的宽度W1。
后续，可以利用第一间隙壁图案611～613、第二间隙壁图案621～622及第三间隙壁图案620作为蚀刻硬掩模，进行一非等向性干蚀刻制作工艺，将第一间隙壁图案611～613、第二间隙壁图案621～622及第三间隙壁图案620转移至下方的一目标材料层(图未示)中。
根据本发明实施例，图1至图3中所示的测量图案302的第一区域11及第二区域12内的所述第一内侧图案区块PB-1、第一中间图案区块PB-2及第一外侧参考图案区块PB-3可以均形成于晶片300上的同一材料层或当层中，如此可以监测或评估临界尺寸的变异及间距飘移(pitch walking)现象。
根据本发明另一实施例，图1至图3中所示的测量图案302的第一区域11及第二区域12内的所述第一内侧图案区块PB-1与第一中间图案区块PB-1形成于晶片300上的同一材料层或当层中，所述第一外侧参考图案区块PB-3形成于一前层或一后层中，如此可以监测相邻层图案的叠对精度(overlay accuracy)或判断是否有叠对误差。
本发明另一方面披露一种监测半导体制作工艺的方法。首先，提供一晶片300，其上可以具有一材料层。所述材料层可以包括，但不限于，光致抗蚀剂层、半导体层、轴心层、硬掩模层、绝缘层、金属层或多晶硅层。
接着，进行一半导体制作工艺，包含于所述材料层中形成一测量标记302。所述测量标记302包含四个矩形区域11～14，如图1所示，相对于一中心排列成2×2的阵列，所述四个矩形区域11～14包括设置于对角的第一区域11及第二区域12，及设于对角的第三区域13及第四区域14。多组由第一内侧图案区块PB-1、第一中间图案区块PB-2及第一外侧参考图案区块PB-3构成的图案，设于第一区域11内。所述半导体制作工艺可以是自对准双重图案化制作工艺。
其中，第一内侧图案区块PB-1包含多条直线图案311～313，沿着第一方向D1延伸，以及一块状图案320。所述块状图案320中具有多条中空的间隙图案321～322，其中第一中间图案区块PB-2包含多条直线图案，沿着第一方向D1延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中第一内侧图案区块PB-1与第一中间图案区块PB-2互为旋转对称。
然后，测量第一内侧图案区块PB-1与第一外侧参考图案区块PB-3之间的一第一偏移量，并且测量第一中间图案区块PB-2与第一外侧参考图案区块PB-3之间的一第二偏移量。上述测量方法可以利用包括，但不限于，微距测量扫描式电子显微镜(CD-SEM)或光学测量等方法。
所述测量标记302另包含多组由第二内侧图案区块PB-1’、第二中间图案区块PB-2’及第二外侧参考图案区块PB-3’构成的图案，设于第二区域12内，其中第一区域11内的所述多组由第一内侧图案区块PB-1、第一中间图案区块PB-2及第一外侧参考图案区块PB-3构成的图案与第二区域12内的所述多组由第二内侧图案区块PB-1’、第二中间图案区块PB-2’及第二外侧参考图案区块PB-3’构成的图案互为旋转对称。
所述监测半导体制作工艺的方法另包含测量第二内侧图案区块PB-2’与第二外侧参考图案区块PB-3’之间的一第三偏移量，并且测量第二中间图案区块PB-2’与第二外侧参考图案区块PB-3’之间的一第四偏移量。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种测量标记，其特征在于，包含：
多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于该第一区域内；
其中该第一内侧图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中该第一中间图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案；
第一间隙壁图案，沿着各该多条直线图案的周边设置；以及
第二间隙壁图案，沿着各该多条间隙图案的周边设置。
2.如权利要求1所述的测量标记，其中包含四个矩形区域，相对于一中心排列成2×2的阵列，所述四个矩形区域包括设置于对角的第一区域及第二区域，及设于对角的第三区域及第四区域，其中该多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于该第一区域内。
3.如权利要求2所述的测量标记，其中另包含多组由第二内侧图案区块、第二中间图案区块及第二外侧参考图案区块构成的图案，设于该第二区域内，其中该第一区域内的所述多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案与该第二区域内的所述多组由第二内侧图案区块、第二中间图案区块及第二外侧参考图案区块构成的图案互为旋转对称。
4.如权利要求1所述的测量标记，其中该多条直线图案是以一第一间距排列，该多条间隙图案是以一第二间距排列。
5.如权利要求4所述的测量标记，其中所述第一间距等于所述第二间距。
6.如权利要求4所述的测量标记，其中所述块状图案有彼此平行的第一长边及第二长边，其中该第一长边位于该多条间隙图案与该多条直线图案之间。
7.如权利要求6所述的测量标记，其中所述第二长边至该多条间隙图案的距离大于三倍的该第二间距。
8.如权利要求1所述的测量标记，其中另包含第三间隙壁图案，沿着各该块状图案的周边设置，并包围该第二间隙壁图案。
9.如权利要求1所述的测量标记，其中所述第一间隙壁图案的宽度大于所述第二间隙壁图案的宽度。
10.如权利要求3所述的测量标记，其中所述第三区域及所述第四区域包含沿着第二方向延伸的多条直线图案。
11.如权利要求1所述的测量标记，其中该第一内侧图案区块与该第一中间图案区块互为旋转对称。
12.如权利要求1所述的测量标记，其中所述第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块均形成于一晶片上的一当层中。
13.如权利要求1所述的测量标记，其中所述第一内侧图案区块与第一中间图案区块形成于一晶片上的一当层中，所述第一外侧参考图案区块形成于一前层或一后层中。
14.一种监测半导体制作工艺的方法，其特征在于，包含：
提供一晶片，其上具有一材料层；
进行一半导体制作工艺，包含于该材料层中形成一测量标记，所述测量标记包含四个矩形区域，相对于一中心排列成2×2的阵列，所述四个矩形区域包括设置于对角的第一区域及第二区域，及设于对角的第三区域及第四区域；多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案，设于该第一区域内；其中该第一内侧图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中该第一中间图案区块包含多条直线图案，沿着第一方向延伸，以及一块状图案，所述块状图案中具有多条中空的间隙图案，其中该第一内侧图案区块与该第一中间图案区块互为旋转对称；
测量该第一内侧图案区块与该第一外侧参考图案区块之间的一第一偏移量；以及
测量该第一中间图案区块与该第一外侧参考图案区块之间的一第二偏移量。
15.如权利要求14所述的方法，其中所述测量标记另包含多组由第二内侧图案区块、第二中间图案区块及第二外侧参考图案区块构成的图案，设于该第二区域内，其中该第一区域内的所述多组由第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块构成的图案与该第二区域内的所述多组由第二内侧图案区块、第二中间图案区块及第二外侧参考图案区块构成的图案互为旋转对称。
16.如权利要求15所述的方法，其中另包含：
测量该第二内侧图案区块与该第二外侧参考图案区块之间的一第三偏移量；以及
测量该第二中间图案区块与该第二外侧参考图案区块之间的一第四偏移量。
17.如权利要求14所述的方法，其中所述块状图案有彼此平行的第一长边及第二长边，其中该第一长边位于该多条间隙图案与该多条直线图案之间。
18.如权利要求14所述的方法，其中所述第一内侧图案区块、第一中间图案区块及第一外侧参考图案区块均形成于所述晶片上的一当层中。
19.如权利要求14所述的方法，其中所述第一内侧图案区块与第一中间图案区块形成于所述晶片上的一当层中，所述第一外侧参考图案区块形成于一前层或一后层中。
CN201810238840.XA 2018-03-22 2018-03-22 测量标记与监测半导体制作工艺的方法 Active CN110299345B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810238840.XA CN110299345B (zh) 2018-03-22 2018-03-22 测量标记与监测半导体制作工艺的方法
US15/954,591 US10177094B1 (en) 2018-03-22 2018-04-16 Measurement mark and method for monitoring semiconductor process
US16/202,104 US10373915B1 (en) 2018-03-22 2018-11-28 Method for monitoring semiconductor process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810238840.XA CN110299345B (zh) 2018-03-22 2018-03-22 测量标记与监测半导体制作工艺的方法

Publications (2)

Publication Number Publication Date
CN110299345A true CN110299345A (zh) 2019-10-01
CN110299345B CN110299345B (zh) 2020-09-29

Family

ID=64815718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810238840.XA Active CN110299345B (zh) 2018-03-22 2018-03-22 测量标记与监测半导体制作工艺的方法

Country Status (2)

Country Link
US (2) US10177094B1 (zh)
CN (1) CN110299345B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701451B (zh) * 2019-08-21 2020-08-11 頎邦科技股份有限公司 軟性電路板之輔助量測線路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068833B1 (en) * 2000-08-30 2006-06-27 Kla-Tencor Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
US7196429B2 (en) * 2004-04-26 2007-03-27 Macronix International Co., Ltd. Method of reducing film stress on overlay mark
CN101192596A (zh) * 2006-11-28 2008-06-04 恩益禧电子股份有限公司 具有对准标记的半导体器件以及显示设备
CN101957566A (zh) * 2009-07-14 2011-01-26 南亚科技股份有限公司 晶片对准及叠对整合标记
US8084872B2 (en) * 2008-07-01 2011-12-27 Macronix International Co., Ltd. Overlay mark, method of checking local aligmnent using the same and method of controlling overlay based on the same
US20160093573A1 (en) * 2014-09-26 2016-03-31 United Microelectronics Corp. Overlay mark and method for forming the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126194A1 (en) * 2014-11-05 2016-05-05 United Microelectronics Corp. Measurement mark structure and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068833B1 (en) * 2000-08-30 2006-06-27 Kla-Tencor Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
US7196429B2 (en) * 2004-04-26 2007-03-27 Macronix International Co., Ltd. Method of reducing film stress on overlay mark
CN101192596A (zh) * 2006-11-28 2008-06-04 恩益禧电子股份有限公司 具有对准标记的半导体器件以及显示设备
US8084872B2 (en) * 2008-07-01 2011-12-27 Macronix International Co., Ltd. Overlay mark, method of checking local aligmnent using the same and method of controlling overlay based on the same
CN101957566A (zh) * 2009-07-14 2011-01-26 南亚科技股份有限公司 晶片对准及叠对整合标记
US20160093573A1 (en) * 2014-09-26 2016-03-31 United Microelectronics Corp. Overlay mark and method for forming the same

Also Published As

Publication number Publication date
US10177094B1 (en) 2019-01-08
US10373915B1 (en) 2019-08-06
CN110299345B (zh) 2020-09-29

Similar Documents

Publication Publication Date Title
US9490217B1 (en) Overlay marks and semiconductor process using the overlay marks
US7190824B2 (en) Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
US11243475B2 (en) Overlay measurement structures with variable width/pitch for measuring overlay errors
US8143731B2 (en) Integrated alignment and overlay mark
US9437415B2 (en) Layer alignment in FinFET fabrication
JP2009510770A (ja) オーバーレイ精度とパターン配置誤差とを同時に測定する方法
US7427774B1 (en) Targets for measurements in semiconductor devices
US8932961B2 (en) Critical dimension and pattern recognition structures for devices manufactured using double patterning techniques
US20150153268A1 (en) Multi-layered target design
US10707175B2 (en) Asymmetric overlay mark for overlay measurement
US9324722B1 (en) Utilization of block-mask and cut-mask for forming metal routing in an IC device
US10811362B2 (en) Overlay mark structure and measurement method thereof
TWI775382B (zh) 一種疊對標記、疊對標記方法及疊對測量方法
CN110299345A (zh) 测量标记与监测半导体制作工艺的方法
KR100746619B1 (ko) 오버레이 버니어 키 및 오버레이 버니어 키의 형성방법
TWI392978B (zh) 微影光罩、對準程序和檢驗對準精確度的方法
WO2017111925A1 (en) Multi-pitch or variable pitch grating structures for overlay, dose or focus information extraction
US10497566B1 (en) Layout design for fanout patterns in self-aligned double patterning process
KR100930378B1 (ko) 반도체 소자의 제조방법
US7393616B2 (en) Line end spacing measurement
US6248484B1 (en) Hybrid alignment marks for optimal alignment of three-dimensional layers
US20080252867A1 (en) Overlay mark, and fabrication and application of the same
US9711624B1 (en) Methods for direct measurement of pitch-walking in lithographic multiple patterning
US20230260924A1 (en) Overlay metrology mark
US20230259039A1 (en) Method of determining overlay error during semiconductor fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant