CN101957566A - 晶片对准及叠对整合标记 - Google Patents

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Abstract

本发明公开了一种晶片对准及叠对整合标记，其包含有前层图案，用于曝光机台中作为光掩模对晶片对准标记；及当层图案，其结合该前层图案而构成叠对标记，用来决定半导体晶片上的两层图案间的对准精度。根据本发明，能够消除不同量测机台之间所产生的量测偏差。

Description

晶片对准及叠对整合标记
技术领域
本发明涉及半导体晶片制造领域，特别是涉及一种独特的晶片对准及叠对整合标记，可以用来决定半导体晶片上的两图案层间的叠对精准度。
背景技术
如本领域一般技术人员所知，光刻工艺已是半导体集成电路元件制作过程中不可或缺的重要步骤，其决定半导体集成电路元件的临界尺寸(criticaldimension，CD)。一般而言，电路图案是在光刻工艺中从光掩模转移至光致抗蚀剂图案层中，然后在后续的蚀刻工艺中，将电路图案从光致抗蚀剂图案层转移到其下方的材料层中，例如，介电层或金属层。
为了提升工艺良率，在晶片上通常会在不同阶段分别产生对准标记及叠对标记。举例来说，在晶片正式进行量产前，通常会先使用少量的晶片先测试，利用在晶片上设置的对准标记(alignment mark)，在曝光之前，将晶片在曝光机台中的放置位置，利用前层(pre-layer)的对准标记进行对准。前层是指在前次曝光工艺中已处理的材料层，而当层是指本次曝光工艺中所将处理的材料层。对准标记通常是形成在晶片的边缘处或是切割道上，其形状可能为多个条状凹槽结构，设置在晶片上的材料层中。在进行对准时，曝光机台会以激光光侦测对准标记，从对准标记得到的反射信号来调整晶片的位置。当对准完成之后，即可进行曝光。
曝光结束后，将晶片送入显影机台显影，显影完成后，必须确定在材料层各层之间电路图案有准确的相对位置，否则可能会发生后续形成的电路图案无法与前层图案连贯的情况，进而造成电路失效的问题。于是，显影完成后，将测试的晶片送入叠对机台(overlay tool)中，由于在每一层材料层皆设有叠对标记(overlay mark)，作为相对位置的记号，因此叠对机台即可利用前层和当层的叠对标记，计算误差而后重新调整曝光和显影的参数。通常叠对标记可为凹陷于当层材料层的凹槽结构，或为凸出于前层材料层表面的凸出结构。
然而，上述现有技术仍有缺点尚待改进。由于上述的对准标记以及叠对标记是在两种不同的机台中进行(曝光机台和叠对机台)量测，然而，个别的机台所使用的晶片载台、侦测器等本身就存在有误差值，若使用两台不同的机台，会使得量测的误差值复杂化，并且会增加整体的量测误差。此外，过去的叠对标记与对准标记分别位于晶片上的不同区域，因此占据较多的芯片面积。
发明内容
本发明的主要目的在提供一种晶片对准及叠对整合标记，能够消除不同量测机台之间所产生的量测偏差。
本发明的另一目的在提供相对较不占据芯片面积的晶片对准及叠对整合标记，并且具有进一步微缩的能力。
为达前述目的，本发明优选实施例提供一种晶片对准及叠对整合标记，包含有前层图案，用于曝光机台中作为光掩模对晶片对准标记；及当层图案，其结合该前层图案而构成叠对标记，用来决定半导体晶片上的两层图案间的对准精度。
本发明另一优选实施例提供一种晶片对准及叠对整合标记，包含有半导体晶片，其上设有前层材料膜以及当层材料膜；对准标记，定义于该前层材料膜中，用于曝光机台中作为光掩模对晶片对准；及叠对标记，结合该对准标记与定义于该当层材料膜上的光致抗蚀剂层中的当层图案而成。
本发明又另一优选实施例提供一种晶片对准及叠对整合标记，包含有半导体晶片，其上设有前层材料膜以及当层材料膜；对准标记，定义于该前层材料膜上，用于曝光机台中作为光掩模对晶片对准；及叠对标记，结合该对准标记与定义于该当层材料膜上的光致抗蚀剂层中的当层图案而成。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为依据本发明优选实施例所绘示的半导体晶片的切割道的部分放大俯视图。
图2绘示的是图1中对准标记沿着切线I-I’的剖面示意图。
图3为依据本发明优选实施例所绘示的结合第1图中矩形对准标记的叠对标记俯视示意图。
图4绘示的是图3中晶片对准及叠对整合标记沿着切线I-I’的剖面示意图。
图5例示本发明另一优选实施例利用本发明晶片对准及叠对整合标记制作半导体元件的流程示意图。
图6是依据本发明又另一优选实施例所绘示的晶片对准及叠对整合标记的俯视示意图。
图7是依据本发明又另一优选实施例所绘示的晶片对准及叠对整合标记的剖面示意图。
附图标记说明
1：切割道区域
2：主动芯片电路区域
10、10’：对准标记
10a：晶片对准及叠对整合标记
10a’：叠对标记
12：第一组狭缝图案
12a、12b、12c：狭缝
12’：第一组条状结构
12a’、12b’、12c’：条状结构
13：第三组狭缝图案
13a、13b、13c：狭缝
14：第二组狭缝图案
14a、14b、14c：狭缝
14’：第二组条状结构
14a’、14b’、14c’：条状结构
15：第四组狭缝图案
15a、15b、15c：狭缝
20：激光光点范围
20a：入射的激光光束
20b：反射的激光光束
30：当层图案
60：前层图案
60a：晶片对准及叠对整合标记
62：第一组狭缝图案
62a、62b：狭缝
64：第二组狭缝图案
64a、64b：狭缝
70：当层图案
100：半导体晶片
102：前层材料膜
104：当层材料膜
具体实施方式
以下，即通过附图详细说明本发明，其中以相同元件代表相同的区域及元件。除非另有定义，在说明书中的“对准”一词是用来表示晶片在曝光机台中的光掩模对晶片的对准，而“叠对”一词是用来表示曝光后(或显影后)的光致抗蚀剂曝光精准度的量测。另外，在说明书中的“前层”是指在前一次的光刻步骤中处理过的材料层，而“当层”是指即将在本次光刻步骤中将处理的材料层。
图1为依据本发明优选实施例所绘示的半导体晶片的切割道的部分放大俯视图。如图1所示，在半导体晶片100的切割道区域1内提供有矩形的对准标记10，当晶片位于曝光机台中，对准标记10可以用来确保光掩模与晶片之间的对准。根据本发明的优选实施例，前述矩形的对准标记10的尺寸大小约为40μm×40μm，并且可以缩小至大约10μm×10μm，或者更小，端视设计需求及所使用的侦测方法而决定。此外，根据另一实施例，前述的对准标记10还可以被设置在邻近切割道区域1的主动芯片电路区域2内，如此形成晶方内对准组态(in-die alignment mark configuration)。
前述矩形的对准标记10包含有多组狭缝图案12、13、14及15，当然，其也可以是凸出的条状结构，其中，第一组狭缝图案12包括三条沿着参考x轴方向平行排列的狭缝12a、12b及12c，第二组狭缝图案14包括三条平行排列的狭缝14a、14b及14c。为了获得足够侦测信号强度，建议至少内侧的狭缝12a、14a与位于中间的狭缝12b、14b要位于激光光点范围20内，如图中虚线所示。根据本发明的优选实施例，前述的激光可以是KrF(193nm)激光，但不限于此。以下，将每一狭缝的线宽以“L”表示，而相邻两狭缝的间距则以“S”表示。根据本发明的优选实施例，狭缝图案12、13、14及15的线宽对间距比(L∶S)约为1∶3，优选介于1∶3至1∶5。另外，第三组狭缝图案13包括三条沿着参考y轴方向平行排列的狭缝13a、13b及13c，第四组狭缝图案15包括三条平行排列的狭缝15a、15b及15c。而为了获得足够侦测信号强度，建议至少内侧的狭缝13a、15a与位于中间的狭缝13b、15b要位于激光光点范围20内，如图中虚线所示。
前述矩形的对准标记10为前层图案，是用在曝光机台中的光掩模对晶片的对准，其剖面结构如图2所例示，在半导体晶片100上设有前层材料膜102，例如，介电层，矩形的对准标记10形成在前层材料膜102中。为简化说明，图中仅显示第一组狭缝图案12包括狭缝12a、12b及12c，及第二组狭缝图案14包括狭缝14a、14b及14c。此外，图中亦绘示出入射的激光光束20a及反射的激光光束20b。
图3为依据本发明优选实施例所绘示的结合图1中矩形对准标记的叠对标记俯视示意图。如图3所示，在矩形对准标记10的中央区域形成有当层图案30，如此即构成一盒包盒(box-in-box)的晶片对准及叠对整合标记10a。根据本发明优选实施例，前述的当层图案30为经过曝光显影的光致抗蚀剂图案，用来定义后续即将形成于当层材料膜中的线路图案。
图4绘示的是图3中晶片对准及叠对整合标记10a沿着切线I-I’的剖面示意图。如图4所示，在矩形对准标记10形成有当层材料膜104，而前述的当层图案30则是形成在当层材料膜104上，前述的当层图案30可以是经过曝光显影的光致抗蚀剂图案，用来将预定电路图案转移至下方的当层材料膜104。由于晶片对准及叠对整合标记10a结合应用在曝光机台中的矩形对准标记10，因此可以消除过去分别以曝光机台进行晶片对准量测以及利用叠对机台进行叠对精度量测所产生的偏差。此外，结合矩形对准标记10而成的晶片对准及叠对整合标记10a可以节省芯片面积或切割道面积。
图5例示本发明另一优选实施例利用本发明晶片对准及叠对整合标记制作半导体元件的流程示意图。如图5所示，制作流程50包括以下步骤：
步骤51：在半导体基材或晶片上形成当层材料膜104后，在曝光机台中利用对准标记10进行光掩模对晶片的对准。
步骤52：在完成晶片对准之后，在当层材料膜104上涂布光致抗蚀剂层，然后进行曝光及显影工艺，在当层材料膜104上形成光致抗蚀剂图案，同时，在对准标记10上方形成当层图案30，如此于对准标记10切割道内构成晶片对准及叠对整合标记10a。
步骤53：在完成曝光与显影后，利用晶片对准及叠对整合标记10a做为叠对标记，在叠对机台中进行叠对精度量测，以决定形成在半导体晶片上的前层图案与当层图案间的对准精度。
步骤54：若是前述量测到的叠对精度不符合规格，则进行步骤55，并且将叠对数据反馈至步骤51；若前述量测到的叠对精度符合规格，则进行步骤56。
步骤55：光致抗蚀剂重做。
步骤56：下一阶段工艺，例如干式或湿式蚀刻。
图6是依据本发明又另一优选实施例所绘示的晶片对准及叠对整合标记的俯视示意图。如图6所示，晶片对准及叠对整合标记60a基本上是条包条(bar-in-bar)组态的叠对标记，其包含有前层图案60，用于曝光机台中作为对准标记，以及当层图案70，其中，前层图案60包含有两组狭缝图案62、64，当然，其也可以是凸出的条状结构，其中，位于左边的第一组狭缝图案62包括至少两条平行排列的狭缝62a、62b，位于右边的第二组狭缝图案64包括至少两条平行排列的狭缝64a、64b。根据本发明实施例，当层图案70为经过曝光显影的光致抗蚀剂图案，用来定义后续即将形成于当层材料膜(未显示于图6)中的线路图案。
图7是依据本发明又另一优选实施例所绘示的晶片对准及叠对整合标记的剖面示意图。如图7所示，晶片对准及叠对整合标记，包含有半导体晶片100，其上设有前层材料膜102以及当层材料膜104；对准标记10’，定义于前层材料膜102上，用于曝光机台中作为光掩模对晶片对准；及叠对标记10a’，其为对准标记10’与定义于当层材料膜104上的当层光致抗蚀剂图案30结合而成。前述的对准标记10’包含有多组凸出的条状结构12’、14’，例如金属条状结构，其中，第一组条状结构12’包括平行排列的条状结构12a’、12b’及12c’，第二组条状结构14’包括三条平行排列的条状结构14a’、14b’及14c’。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (26)

1.一种晶片对准及叠对整合标记，其特征在于包含有：
前层图案，用于曝光机台中作为光掩模对晶片对准标记；及
当层图案，其结合该前层图案而构成叠对标记，用来决定半导体晶片上的两层图案间的对准精度。
2.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该前层图案以及该当层图案均位于切割道区域内。
3.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该前层图案以及该当层图案均位于主动芯片电路区域内。
4.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该前层图案包含有多组狭缝图案。
5.如权利要求4所述的晶片对准及叠对整合标记，其特征在于该多组狭缝图案排列成盒状，构成矩形前层图案。
6.如权利要求4所述的晶片对准及叠对整合标记，其特征在于各该狭缝图案具有线宽L及间距S，而L∶S约为1∶3。
7.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该当层图案设于该前层图案的中央区域。
8.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记的尺寸为40μm×40μm或小于40μm×40μm。
9.如权利要求1所述的晶片对准及叠对整合标记，其特征在于该前层图案形成在半导体晶片上的前层材料膜中。
10.如权利要求9所述的晶片对准及叠对整合标记，其特征在于在该前层材料膜上形成有当层材料膜，且该当层图案形成在该当层材料膜上的光致抗蚀剂层中。
11.一种晶片对准及叠对整合标记，其特征在于包含有：
半导体晶片，其上设有前层材料膜以及当层材料膜；
对准标记，定义于该前层材料膜中，用于曝光机台中作为光掩模对晶片对准；及
叠对标记，结合该对准标记与定义于该当层材料膜上的光致抗蚀剂层中的当层图案而成。
12.如权利要求11所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记设于切割道区域内。
13.如权利要求11所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记设于主动芯片电路区域内。
14.如权利要求11所述的晶片对准及叠对整合标记，其特征在于该对准标记包含有多组狭缝图案。
15.如权利要求14所述的晶片对准及叠对整合标记，其特征在于该多组狭缝图案排列成盒状。
16.如权利要求14所述的晶片对准及叠对整合标记，其特征在于各该狭缝图案具有线宽L及间距S，而L∶S约为1∶3。
17.如权利要求11所述的晶片对准及叠对整合标记，其特征在于该当层图案设于该对准标记的中央区域。
18.如权利要求11所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记的尺寸为40μm×40μm或小于40μm×40μm。
19.一种晶片对准及叠对整合标记，其特征在于包含有：
半导体晶片，其上设有前层材料膜以及当层材料膜；
对准标记，定义于该前层材料膜上，用于曝光机台中作为光掩模对晶片对准；及
叠对标记，结合该对准标记与定义于该当层材料膜上的光致抗蚀剂层中的当层图案而成。
20.如权利要求19所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记设于切割道区域内。
21.如权利要求19所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记设于主动芯片电路区域内。
22.如权利要求19所述的晶片对准及叠对整合标记，其特征在于该对准标记包含有多组凸出的条状结构。
23.如权利要求22所述的晶片对准及叠对整合标记，其特征在于该多组凸出的条状结构排列成盒状。
24.如权利要求22所述的晶片对准及叠对整合标记，其特征在于各该凸出的条状结构具有线宽L及间距S，而L∶S约为1∶3。
25.如权利要求19所述的晶片对准及叠对整合标记，其特征在于该当层图案设于该对准标记的中央区域。
26.如权利要求19所述的晶片对准及叠对整合标记，其特征在于该晶片对准及叠对整合标记的尺寸为40μm×40μm或小于40μm×40μm。
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