CN110246767B - 电子部件、连接体、连接体的制造方法及电子部件的连接方法 - Google Patents

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    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/29324—Aluminium [Al] as principal constituent
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    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/2936—Iron [Fe] as principal constituent
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29371—Chromium [Cr] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81201—Compression bonding
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    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract

在输入凸点区域和输出凸点区域具有面积差并且非对称地配置的电子部件中，也能消除热压接头造成的压力差并提高连接可靠性。在对电路基板（14）的安装面（2），设有靠近相对置的一对侧缘的一侧（2a）而排列输出凸点（3）的输出凸点区域（4），并设有靠近一对侧缘的另一侧（2b）而排列输入凸点（5）的输入凸点区域（6），输出凸点区域（4）及上述输入凸点区域（6）为不同面积、且在安装面（2）中非对称地配置，在输出凸点区域（4）或输入凸点区域（6）之中，相对大面积的一个区域以一对侧缘间的宽度（W）的4％以上的距离，从靠近的一个或另一个侧缘（2a、2b）向内侧形成。

Description

电子部件、连接体、连接体的制造方法及电子部件的连接方法
本申请是如下发明专利申请的分案申请：
申请号：201480069902.9；申请日：2014年11月17日；发明名称：电子部件、连接体、连接体的制造方法及电子部件的连接方法。
技术领域
本发明涉及经由粘接剂连接在电路基板上的电子部件、在电路基板上连接电子部件的连接体、连接体的制造方法及电子部件的连接方法，特别涉及在对电路基板的安装面非对称地配置有多个凸点电极的电子部件、连接该电子部件的连接体、连接体的制造方法及电子部件的连接方法。
本申请以在日本于2013年12月20日申请的日本专利申请号特愿2013－264377及在日本于2014年8月8日申请的日本专利申请号特愿2014－162480为基础主张优先权，通过参照这些申请，引用至本申请。
背景技术
一直以来，提供有对各种电子设备的电路基板连接IC芯片、LSI芯片等的电子部件的连接体。近年来，在各种电子设备中，出于细间距化、轻量薄型化等的观点，作为电子部件，使用安装面排列有突起状的电极即凸点的IC芯片或LSI芯片，并且采用将这些IC芯片等的电子部件直接安装在电路基板上的所谓COB（chip on board：板上芯片）或COG（chip onglass：剥离覆晶）。
在COB连接或COG连接中，IC芯片隔着各向异性导电膜而热压接在电路基板的端子部上。各向异性导电膜是向热硬化型的粘合剂树脂中混入导电性粒子而作成膜状的导电膜，两个导体间通过加热压接而以导电粒子取得导体间的电导通，以粘合剂树脂保持导体间的机械连接。作为构成各向异性导电膜的粘接剂，通常，会使用可靠性高的热硬化性的粘接剂。另外，一方面，还借助光硬化性树脂进行连接或者使用并用热硬化和光硬化的连接方法，但是在利用工具来加压的情况下，估计会包含与热硬化性粘接剂同样的问题。
带有凸点的IC芯片50，例如图6（A）所示那样，在电路基板的安装面，形成有输入凸点51沿着一个侧缘50a排成一列的输入凸点区域52，并且设有输出凸点53沿着与一个侧缘50a对置的另一个侧缘50b排成两列的交错状的输出凸点区域54。凸点排列因IC芯片的种类而各种各样，但是，通常现有的带有凸点的IC芯片形成为输出凸点53的数量多于输入凸点51的数量、输出凸点区域54的面积宽于输入凸点区域52的面积、另外输入凸点51的形状大于输出凸点53的形状。
而且，在COG安装中，例如图6（B）所示那样，隔着各向异性导电膜55在电路基板56的电极端子57上搭载IC芯片50之后，利用热压接头58来从IC芯片50的上方进行加热按压。通过利用该热压接头58进行的热加压，各向异性导电膜55的粘合剂树脂熔化并从各输入输出凸点51、53与电路基板56的电极端子57之间流动，并且在各输入输出凸点51、53与电路基板56的电极端子57之间夹持导电性粒子，并在该状态下粘合剂树脂热硬化。由此，IC芯片50电气、机械地连接在电路基板56上。
现有技术文献
专利文献
专利文献1：日本特开2004－214373号公报。
发明内容
发明要解决的课题
在此，如上所述，带凸点有的IC芯片50等的电子部件，在安装面形成的输入凸点51和输出凸点53的各凸点排列及大小不同，且输入凸点区域52和输出凸点区域54具有面积差。另外，电子部件在安装面非对称地配置了输入凸点区域52和输出凸点区域54。
因此，在现有的COB连接或COG连接中，热压接头58加到输入凸点51和输出凸点53的按压力会不均匀，例如在输出凸点区域54中，能够在排列在另一个侧缘50b侧的输出凸点53和排列在安装面的内侧的输出凸点53产生压力差。
另外，通过使热压接头58产生的压力偏重于输入凸点区域52和输出凸点区域54的各内侧缘，在输出凸点区域54中，对排列在另一个侧缘50b侧的输出凸点53的压力变弱，导电性粒子的压入不足而有可能引起导通不良。
为了解决这样的问题，形成信号等的输入输出中不使用的所谓的虚设凸点，以分散从热压接头加到IC芯片整个面的应力并使之均匀。然而，该方法中也因应力的支点增加而技术难易度会变高。另外，为了形成虚设凸点，会增加电子部件的制造工时数，另外，所需材料成本也更多，因此希望不使用虚设凸点的结构。
因此，本发明目的在于提供一种在输入凸点区域和输出凸点区域具有面积差并且非对称地配置的电子部件中，能够消除热压接头造成的压力差并提高连接可靠性的电子部件、连接体、连接体的制造方法及连接方法。
用于解决课题的方案
为了解决上述的课题，本发明所涉及的电子部件，设有靠近相对置的一对侧缘的一侧而排列输出凸点的输出凸点区域，并设有靠近上述一对侧缘的另一侧而排列输入凸点的输入凸点区域，上述输出凸点区域及上述输入凸点区域为不同面积、且非对称地配置，在上述输出凸点区域或上述输入凸点区域之中，相对大面积的一个区域以上述一对侧缘间的宽度的4％以上的距离，从靠近的上述一个侧缘或另一个侧缘向内侧形成。
另外，本发明所涉及的连接体，使电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，使上述电子部件连接到上述电路基板上，在上述连接体中，在上述电子部件对上述电路基板的安装面，设有靠近相对置的一对侧缘的一侧而排列输出凸点的输出凸点区域，并设有靠近上述一对侧缘的另一侧而排列输入凸点的输入凸点区域，上述输出凸点区域及上述输入凸点区域为不同面积、且在上述安装面中非对称地配置，在上述输出凸点区域或上述输入凸点区域之中，相对大面积的一个区域以上述一对侧缘间的宽度的4％以上的距离，从靠近的上述一个侧缘或另一个侧缘向内侧形成。
另外，本发明所涉及的连接体的制造方法，经由粘接剂将电子部件配置在电路基板上，通过以加压工具进行加压，将上述电子部件连接到上述电路基板上，在上述连接体的制造方法中，在上述电子部件对上述电路基板的安装面，设有靠近相对置的一对侧缘的一侧而排列输出凸点的输出凸点区域，并设有靠近上述一对侧缘的另一侧而排列输入凸点的输入凸点区域，上述输出凸点区域及上述输入凸点区域为不同面积、且在上述安装面中非对称地配置，在上述输出凸点区域或上述输入凸点区域之中，相对大面积的一个区域以上述一对侧缘间的宽度的4％以上的距离，从靠近的上述一个侧缘或另一个侧缘向内侧形成。
另外，本发明所涉及的连接方法，经由粘接剂将电子部件配置在电路基板上，通过以加压工具进行加压，将上述电子部件连接到上述电路基板上，在上述电子部件的连接方法中，在上述电子部件对上述电路基板的安装面，设有靠近相对置的一对侧缘的一侧而排列输出凸点的输出凸点区域，并设有靠近上述一对侧缘的另一侧而排列输入凸点的输入凸点区域，上述输出凸点区域及上述输入凸点区域为不同面积、且在上述安装面中非对称地配置，在上述输出凸点区域或上述输入凸点区域之中，相对大面积的一个区域以上述一对侧缘间的宽度的4％以上的距离，从靠近的上述一个侧缘或另一个侧缘向内侧形成。
为了解决上述的课题，本发明所涉及的电子部件具备：矩形状的第1凸点区域，沿着第1侧缘形成凸点列；以及矩形状的第2凸点区域，沿着与所述第1侧缘对置的第2侧缘形成凸点列，所述第1凸点区域的宽度方向的距离大于所述第2凸点区域的宽度方向的距离，所述第1凸点区域的宽度方向的外侧与所述第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，相比所述第1侧缘与所述第2侧缘之间的侧缘间中点，存在于所述第2侧缘侧。
另外，本发明所涉及的连接体具备电子部件和经由粘接剂连接所述电路部件的电路基板，所述电子部件具备：矩形状的第1凸点区域，沿着第1侧缘形成凸点列；以及矩形状的第2凸点区域，沿着与所述第1侧缘对置的第2侧缘形成凸点列，所述第1凸点区域的宽度方向的距离大于所述第2凸点区域的宽度方向的距离，所述第1凸点区域的宽度方向的外侧与所述第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，相比所述第1侧缘与所述第2侧缘之间的侧缘间中点，存在于所述第2侧缘侧。
另外，本发明所涉及的连接体的制造方法，将电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，将上述电子部件连接到上述电路基板上，所述电子部件具备：矩形状的第1凸点区域，沿着第1侧缘形成凸点列；以及矩形状的第2凸点区域，沿着与所述第1侧缘对置的第2侧缘形成凸点列，所述第1凸点区域的宽度方向的距离大于所述第2凸点区域的宽度方向的距离，所述第1凸点区域的宽度方向的外侧与所述第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，相比所述第1侧缘与所述第2侧缘之间的侧缘间中点，存在于所述第2侧缘侧。
另外，本发明所涉及的连接方法，将电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，将上述电子部件连接到上述电路基板上，所述电子部件具备：矩形状的第1凸点区域，沿着第1侧缘形成凸点列；以及矩形状的第2凸点区域，沿着与所述第1侧缘对置的第2侧缘形成凸点列，所述第1凸点区域的宽度方向的距离大于所述第2凸点区域的宽度方向的距离，所述第1凸点区域的宽度方向的外侧与所述第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，相比所述第1侧缘与所述第2侧缘之间的侧缘间中点，存在于所述第2侧缘侧。
发明效果
依据本发明，相对于安装面的宽度以既定比例从侧缘向内侧形成大面积的凸点区域，使遍及该凸点区域的宽度方向而形成的压力梯度缓慢地均匀，防止出现在该侧缘侧中热压接头的按压力不足的情况。由此，电子部件在该侧缘侧的凸点中也在与形成在电路基板的电极端子之间可靠地挟持导电性粒子，从而能够确保导通性。
依据本发明，由于第1凸点区域的宽度方向的外侧与第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，相比第1侧缘与所述第2侧缘之间的侧缘间中点，存在于第2侧缘侧，所以使遍及凸点区域的宽度方向而形成的压力梯度缓慢地均匀，能够防止出现在侧缘侧中热压接头的按压力不足的情况。由此，在侧缘侧的凸点中也能可靠地挟持导电性粒子，从而能够得到优异的导通性。
附图说明
图1是示出本发明所涉及的电子部件的安装面的平面图。
图2是示出连接电子部件的连接体的截面图。
图3是示出设置虚设凸点的本发明所涉及的电子部件的安装面的平面图。
图4是示出各向异性导电膜的截面图。
图5是示出本发明所涉及的电子部件的宽度方向的安装面的截面图。
图6（A）是示出现有的电子部件的安装面的平面图，图6（B）是示出安装状态的截面图。
具体实施方式
以下，参照附图，对适用本发明的电子部件、连接体、连接体的制造方法及连接方法进行详细说明。此外，本发明并不仅限于以下的实施方式，显然在不脱离本发明的要点的范围内能够进行各种变更。另外，附图是示意性的，各尺寸的比例等有不同于现实的情况。具体尺寸等应该参考以下的说明进行判断。另外，应当理解到附图相互之间也包含彼此尺寸的关系或比例不同的部分。
[第1实施方式]
首先，对本发明的第1实施方式进行说明。适用本发明的电子部件，是经由粘接剂配置在电路基板上，并通过以热压接头进行加压，连接到电路基板上的电子部件，例如驱动器IC、系统LSI等的封装化的电子部件。以下，作为电子部件，以IC芯片1为例进行说明。
如图1所示，IC芯片1的连接在电路基板上的安装面2，呈大致矩形状，形成有沿着成为长度方向的相对置的一对侧缘2a、2b，排列输出凸点3的输出凸点区域4及排列输入凸点5的输入凸点区域6。IC芯片1中，输出凸点区域4形成在安装面2的一个侧缘2a侧，输入凸点区域6形成在安装面2的另一个侧缘2b侧。由此，IC芯片1遍及安装面2的宽度方向而分开形成输出凸点区域4和输入凸点区域6。
在输出凸点区域4，例如以同一形状形成的多个输出凸点3沿着安装面2的长度方向以交错状排成3列。另外，在输入凸点区域6，例如以同一形状形成的多个输入凸点5沿着安装面2的长度方向排成1列。此外，输入凸点5形成为比输出凸点3还大。由此，IC芯片1中，输出凸点区域4和输入凸点区域6具有面积差，并且在安装面2中非对称地配置。此外，优选排列在输出凸点区域4的各输出凸点3分别以同一尺寸形成。同样地，优选排列在输入凸点区域6的各输入凸点5分别以同一尺寸形成。
[大面积凸点区域的偏移（offset）]
在本发明所涉及的IC芯片1中，输出凸点区域4相对于遍及一个侧缘2a与另一个侧缘2b之间的IC宽度W以既定比例从一个侧缘2a向内侧形成。由此，在IC芯片1通过后述的热压接头17加热按压到电路基板14上的情况下，防止按压力在输出凸点区域4的内侧不均匀，对于排列在一个侧缘2a侧的输出凸点3也能施加适当的按压力。
即，IC芯片1由于输出凸点区域4和输入凸点区域6具有面积差并且在安装面2中非对称地配置，所以在通过热压接头17对安装面2的整个面施加压力时，因输出凸点3以多个列排列而成为在遍及宽度方向以大面积形成的输出凸点区域4中，与输入凸点区域6对峙的内侧缘中的按压力变强、施加在安装面2的一个侧缘2a侧的按压力变弱的压力梯度，对排列在一个侧缘2a侧的输出凸点3的按压力不足。由此，导电性粒子的压入有可能会不足，特别是在凸点的外缘区域中输出凸点3的导通电阻有可能会变高。
因此，IC芯片1通过使输出凸点区域4相对于安装面2的宽度以既定比例从一个侧缘2a向内侧形成，从而使遍及输出凸点区域4的宽度方向而形成的压力梯度缓慢地均匀，防止出现在该一个侧缘2a侧热压接头17的按压力不足的情况。由此，IC芯片1在该一个侧缘2a侧的输出凸点3中也在与形成在电路基板14的电极端子15之间可靠地挟持导电性粒子，从而能够确保导通性。
从该一个侧缘2a到输出凸点区域4为止的距离A，优选为相对于遍及安装面2的相对置的侧缘2a2b间的IC宽度W而言是4％以上的距离。相对于IC宽度W以4％以上的距离从一个侧缘2a向内侧形成输出凸点区域4，从而在热压接头17对具有面积差的输出凸点区域4和输入凸点区域6非对称地配置的安装面2均等地施加压力的情况下，按压力也会充分地传递到配置在第1侧缘2a侧的输出凸点3。然而，若从一个侧缘2a到输出凸点3为止的距离A相对于IC宽度W小于4％，则热压接头17的按压力不会充分地传递到一个侧缘2a侧的输出凸点3而有可能因导电性粒子的压入不足而引起导通不良。
另外，若距离A过大则对IC芯片1整个面的压力均匀化带来波折，有可能另行引发压力的不均衡。因此，距离A优选为30％以内，更优选为20％以内，进一步优选为15％以内。
[距离A＞距离B]
此外，IC芯片1优选使相对大面积的输出凸点区域4的从一个侧缘2a起的距离A长于输入凸点区域6的从另一个侧缘2b起的距离B。即，若比较小面积的输入凸点区域6的从另一个侧缘2b起的距离B长于大面积的输出凸点区域4的从一个侧缘2a起的距离A，则输出凸点区域4中的遍及宽度方向的压力梯度变大，会阻碍消除一个侧缘2a侧的输出凸点3中的导电性粒子的压入不足。
另外，因输入凸点5排成一列而在比较小面积的输入凸点区域6中，根据与输出凸点区域4的面积差及非对称配置，热压接头17的按压力不均匀而造成压入不足的可能性也会较少，即便从安装面2的另一个侧缘2b起的距离B较短也不会有问题。
[使大面积的输入凸点区域6偏移]
此外，IC芯片1中，安装面2的输入输出凸点的结构可以适当设计。IC芯片1如上所述通过沿宽度方向排列多个输出凸点3形成了相对大面积化的输出凸点区域4，但是相反地，通过沿宽度方向排列多个输入凸点5而使输入凸点区域6相对大面积化也可。
在将输入凸点区域6相对大面积化的情况下，IC芯片1使输入凸点区域6相对IC宽度W以既定比例，优选为IC宽度W的4％以上的距离，从另一个侧缘2b向内侧形成。另外，在该情况下，优选从相对大面积的输入凸点区域6的另一个侧缘2b起的距离B长于从输出凸点区域4的一个侧缘2a起的距离A。
此外，在将输入凸点区域6从另一个侧缘2b起以IC宽度W的4％以上向内侧形成的情况下，如图2所示，当柔性基板16邻接地经由各向异性导电膜10连接到电路基板14上时，输入凸点5和电极端子15的连接位置从热加压柔性基板16的热压接头17分离。因而，能够防止IC芯片1连接后的来自热压接头17的散热造成的连接性恶化。
[虚设凸点]
此外，如图3所示，IC芯片1也可以在输出凸点区域4与输入凸点区域6之间，适当设置排列了在信号等的输入输出中不会使用的所谓的虚设凸点18的虚设凸点区域19。
[粘接剂]
此外，作为将IC芯片1连接在电路基板14的粘接剂，能够优选使用各向异性导电膜10（ACF：Anisotropic Conductive Film）。如图4所示，各向异性导电膜10通常在成为基体材料的剥离膜11上形成含有导电性粒子12的粘合剂树脂层（粘接剂层）13。如图2所示，各向异性导电膜10通过使粘合剂树脂层13介于形成在电路基板14的电极端子15与IC芯片1之间，连接电路基板14和IC芯片1，以用于导通。
粘合剂树脂层13的粘接剂组合物由含有例如膜形成树脂、热硬化性树脂、潜伏性硬化剂、硅烷偶联剂等的普通粘合剂成分构成。
作为膜形成树脂，优选平均分子量为10000～80000左右的树脂，特别举出环氧树脂、改性环氧树脂、尿烷树脂、苯氧基树脂等的各种树脂。其中，出于膜形成状态、连接可靠性等的观点优选苯氧基树脂。
作为热硬化性树脂无特别限定，能够使用例如市售的环氧树脂、丙烯树脂等。
作为环氧树脂，无特别限定，但是能举出例如萘型环氧树脂、联酚型环氧树脂、酚醛清漆型环氧树脂、双酚型环氧树脂、芪型环氧树脂、三酚甲烷型环氧树脂、酚醛芳烷基型环氧树脂、萘酚型环氧树脂、二聚环戊二烯型环氧树脂、三苯基甲烷型环氧树脂等。这些既可以单独也可以组合2种以上而使用。
作为丙烯树脂，无特别限制，能够根据目的适宜选择丙烯化合物、液态丙烯酸酯等。能够举出例如丙烯酸甲酯、丙烯酸乙酯、丙烯酸异丙酯、丙烯酸异丁酯、环氧丙烯酸酯、二丙烯酸乙二醇酯、二丙烯酸二乙二醇酯、三羟甲基丙烷三丙烯酸酯、二羟甲基三环葵烷二丙烯酸酯、1,4－丁二醇四丙烯酸酯、2－羟基－1,3－二丙烯酰氧基丙烷、2,2－双［4－(丙烯酰氧基甲氧基)苯基］丙烷、2,2－双［4－(丙烯酰氧基乙氧基)苯基］丙烷、二环戊烯基丙烯酸酯、三环葵基丙烯酸酯、树状(丙烯酰氧基乙基)异氰脲酸酯、尿烷丙烯酸酯、环氧丙烯酸酯等。此外，也能使用丙烯酸酯为甲基丙烯酸酯的材料。这些既可以单独使用1种，也可以并用2种以上。
作为潜伏性硬化剂，无特别限定，但是能举出加热硬化型的硬化剂。潜伏性硬化剂通常不会反应，通过热、光、加压等的根据用途而选择的各种引发条件来激活，并开始反应。热活性型潜伏性硬化剂的激活方法有：以利用加热的离解反应等生成活性种（阳离子、阴离子、自由基）的方法；在室温附近稳定地分散到环氧树脂中而在高温与环氧树脂相溶/熔化，并开始硬化反应的方法；在高温熔出分子筛封入型的硬化剂并开始硬化反应的方法；利用微囊进行的熔出/硬化方法等。作为热活性型潜伏性硬化剂，有咪唑类、酰肼类、三氟化硼－胺络化物、锍盐、胺化酰亚胺、聚胺盐、双氰胺等或它们的改性物，这些既可以单独使用，也可为2种以上的混合体。作为自由基聚合引发剂，能够使用公知的材料，其中能够优选使用有机过氧化物。
作为硅烷偶联剂，无特别限定，但是能够举出例如环氧类、氨类、巯基/硫化物类、脲化物类等。通过添加硅烷偶联剂，提高有机材料和无机材料的界面中的粘接性。
[导电性粒子]
作为粘合剂树脂层13含有的导电性粒子12，能够举出各向异性导电膜中使用的公知的任意导电性粒子。即，作为导电性粒子，能举出例如镍、铁、铜、铝、锡、铅、铬、钴、银、金等的各种金属或金属合金的粒子；在金属氧化物、碳、石墨、玻璃、陶瓷、塑料等的粒子的表面镀敷金属的粒子；或者在这些粒子的表面进一步镀敷绝缘薄膜的粒子等。在向树脂粒子的表面镀敷金属的粒子的情况下，作为树脂粒子，能够举出例如环氧树脂、酚醛树脂、丙烯树脂、丙烯腈苯乙烯（AS）树脂、苯代三聚氰胺树脂、二乙烯基苯类树脂、苯乙烯类树脂等的粒子。
构成粘合剂树脂层13的粘接剂组合物，不局限于这样含有膜形成树脂、热硬化性树脂、潜伏性硬化剂、硅烷偶联剂等的情况，也可以由普通的用作为各向异性导电膜的粘接剂组合物的任何材料构成。
支撑粘合剂树脂层13的剥离膜11，例如，在PET（聚对苯二甲酸乙二醇酯：PolyEthylene Terephthalate）、OPP（定向聚丙烯：Oriented Polypropylene）、PMP（聚4－甲基戊烯－1：Poly－4－methylpentene－1）、PTFE（聚四氟乙烯：Polytetrafluoroethylene）等上涂敷硅酮等的剥离剂而成，防止各向异性导电膜10干燥，并且维持各向异性导电膜10的形状。
各向异性导电膜10也可以用任何方法制作，但是能够通过例如以下的方法制作。调整含有膜形成树脂、热硬化性树脂、潜伏性硬化剂、硅烷偶联剂、导电性粒子等的粘接剂组合物。利用棒涂机、涂敷装置等在剥离膜11上涂敷调整后的粘接剂组合物，利用烤炉等来干燥，从而得到在剥离膜11支撑粘合剂树脂层13的各向异性导电膜10。
另外，上述实施方式中，作为粘接剂，以在粘合剂树脂层13以膜状成形适当含有导电性粒子12的热硬化性树脂组合物的粘接膜为例进行了说明，但是本发明所涉及的粘接剂并不限定于此，例如也可为仅由粘合剂树脂层13构成的绝缘性粘接膜。另外，本发明所涉及的粘接剂，可为层叠仅由粘合剂树脂层13构成的绝缘性粘接剂层和由含有导电性粒子12的粘合剂树脂层13构成的导电性粒子含有层的结构。另外，粘接剂不局限于这样的膜成形而成的粘接膜，也可为在粘合剂树脂组合物中分散了导电性粒子12的导电性粘接膏，或者仅由粘合剂树脂组合物构成的绝缘性粘接膏。本发明所涉及的粘接剂包含上述的任一种方式。
[连接工序]
接着，对在电路基板14连接IC芯片1的连接工序进行说明。首先，将各向异性导电膜10临时贴在电路基板14的形成有电极端子15的安装部上。接着，将该电路基板14承载于连接装置的平台上，隔着各向异性导电膜10将IC芯片1配置在电路基板14的安装部上。
接着，利用被加热到使粘合剂树脂层13硬化的既定温度的热压接头17，以既定压力、时间从IC芯片1上开始热加压。由此，各向异性导电膜10的粘合剂树脂层13显示流动性，从IC芯片1的安装面2与电路基板14的安装部之间流出，并且粘合剂树脂层13中的导电性粒子12被夹持在IC芯片1的输出凸点3及输入凸点5与电路基板14的电极端子15之间而压碎。
此时，依据适用本发明的IC芯片1，通过使输出凸点区域4相对于IC宽度W以4％以上的距离，从一个侧缘2a向内侧形成，使遍及输出凸点区域4的宽度方向而形成的压力梯度均匀，不仅使热压接头17的按压力在输出凸点区域4整个区域中大致均等，而且防止在该一个侧缘2a侧中出现按压力不足的情况。
其结果，通过在输出凸点3及输入凸点5与电路基板14的电极端子15之间夹持导电性粒子12而电连接，在该状态下使通过热压接头17加热的粘合剂树脂硬化。因而，IC芯片1在该一个侧缘2a侧的输出凸点3中也能可靠地确保与形成在电路基板14的电极端子15之间导通性。
不在输出凸点3及输入凸点5与电极端子15之间的导电性粒子12，分散到粘合剂树脂中，维持电绝缘的状态。由此，仅在IC芯片1的输出凸点3及输入凸点5与电路基板14的电极端子15之间取得电导通。再者，作为粘合剂树脂，通过使用自由基聚合反应类的速硬化型树脂，在较短的加热时间也能使粘合剂树脂速硬化。另外，作为各向异性导电膜10，不限于热硬化型，只要进行加压连接，也可以使用光硬化型或光热并用型的粘接剂。
第1实施例
接着，对本发明的第1实施例进行说明。在第1实施例中，利用输出凸点区域及输入凸点区域具有面积差并且在安装面非对称地配置的IC芯片，制造了经由各向异性导电膜连接到电路基板上的连接体样品。实施例及比较例所涉及的IC芯片，使IC宽度及从安装面的一个侧缘2a到输出凸点区域为止的距离A不同，并分别测定、评价了连接体样品中的输出凸点及输入凸点的导通电阻值。
实施例及比较例所涉及的IC芯片，沿着大致矩形状的安装面2的处于长度方向的相对置的一对侧缘2a、2b，形成排列了输出凸点3的输出凸点区域4及排列了输入凸点5的输入凸点区域6。IC芯片1中，输出凸点区域4形成在安装面2的一个侧缘2a侧，输入凸点区域6形成在安装面2的另一个侧缘2b侧。由此，IC芯片1中，遍及安装面的宽度方向而分开形成有输出凸点区域4和输入凸点区域6（参照图1）。
在输出凸点区域4，沿着安装面2的长度方向以交错状排列3列形成为同一形状的多个输出凸点3。将形成在输出凸点区域4的输出凸点按每个列从一个侧缘2a侧起依次设为输出凸点列3A、3B、3C。形成在各列的输出凸点3呈矩形状（面积：1437.5μm2；宽度：12.5μm；长度：115μm），输出凸点列3A、3B、3C的每一例排列有1276个。各凸点列3A、3B、3C中的输出凸点3的整个面积分别为1834250μm2。输出凸点区域4的整个面积为12919500μm2（宽度：31900μm；长度：405μm）。
另外，在输入凸点区域6，沿着安装面2的长度方向排列有1列形成为同一形状的多个输入凸点5。将形成在输入凸点区域6的1列的输入凸点列设为输入凸点列5A。排列在输入凸点列5A的输入凸点5呈矩形状（面积：3600μm2；宽度：45.0μm；长度：80μm），并排列有515个。输入凸点列5A中的输入凸点5的整个面积为1854000μm2。输入凸点区域6的整个面积为2553040μm2（宽度：31913μm；长度：80μm）。
[实施例1]
实施例1所涉及的IC芯片中，安装面2的遍及相对置的侧缘2a、2b间的IC宽度W为1.5mm、输入输出凸点3、5的处于排列方向的IC长度为32mm。另外，从一个侧缘2a到输出凸点区域4为止的距离A为150μm，是相对于IC宽度W（1.5mm）的10％的距离。另外，实施例1所涉及的IC芯片在输出凸点区域4与输入凸点区域6之间不设置虚设凸点区域，另外，从另一个侧缘2b到输入凸点区域6为止的距离B为50μm。
[实施例2]
实施例2所涉及的IC芯片，除了将从一个侧缘2a到输出凸点区域4为止的距离A设为100μm之外条件与实施例1相同。实施例2中的距离A相对于IC宽度W（1.5mm）成为6.6％的距离。
[实施例3]
实施例3所涉及的IC芯片，除了将从一个侧缘2a到输出凸点区域4为止的距离A设为75μm之外条件与实施例1相同。实施例3中的距离A相对于IC宽度W（1.5mm）成为5.0％的距离。
[实施例4]
实施例4所涉及的IC芯片，除了将从一个侧缘2a到输出凸点区域4为止的距离A设为62.5μm之外条件与实施例1相同。实施例4中的距离A相对于IC宽度W（1.5mm）成为4.2％的距离。
[实施例5]
实施例5所涉及的IC芯片中，安装面2的遍及相对置的侧缘2a、2b间的IC宽度W为2.0mm、输入输出凸点3、5的处于排列方向的IC长度为32mm。另外，从一个侧缘2a到输出凸点区域4为止的距离A为83μm，且相对于IC宽度W（2.0mm）而言为4.2％的距离。另外，实施例5所涉及的IC芯片在输出凸点区域4与输入凸点区域6之间不设置虚设凸点区域，另外，从另一个侧缘2b到输入凸点区域6为止的距离B为50μm。
[实施例6]
实施例6所涉及的IC芯片中，安装面2的遍及相对置的侧缘2a、2b间的IC宽度W为3.0mm、输入输出凸点3、5的处于排列方向的IC长度为32mm。另外，从一个侧缘2a到输出凸点区域4为止的距离A为125μm，且相对于IC宽度W（3.0mm）而言为4.2％的距离。另外，实施例6所涉及的IC芯片在输出凸点区域4与输入凸点区域6之间不设置虚设凸点区域，另外，从另一个侧缘2b到输入凸点区域6为止的距离B为50μm。
[比较例1]
比较例1所涉及的IC芯片，除了将从一个侧缘2a到输出凸点区域4为止的距离A设为50μm之外条件与实施例1相同。比较例1中的距离A相对于IC宽度W（1.5mm）而言为3.3％的距离。
[比较例2]
比较例2所涉及的IC芯片，除了在输出凸点区域4与输入凸点区域6之间设置虚设凸点区域D之外，条件与比较例1相同。虚设凸点区域D中，虚设凸点沿IC芯片的长度方向排成1列。各虚设凸点呈矩形状（面积：1250μm2；宽度：12.5μm；长度：100μm），排列有1276个。虚设凸点列D中的虚设凸点的整个面积为1595000μm2。虚设凸点区域D的整个面积为3190000μm2（宽度：31900μm；长度：100μm）。
将这些实施例1～6及比较例1～2所涉及的IC芯片，经由各向异性导电膜（商品名CP36931－18AJ：DEXERIALS株式会社制）连接到电路基板，并制造了连接体样品。连接条件は，150℃，130MPa，5secである。关于各连接体样品，利用4端子法测定了输出凸点列3A、3B、3C、输入凸点列5A上的导通电阻。测定的结果，将导通电阻为1.0Ω以下的情况设为“OK”，而超过1.0Ω的情况设为“NG”。将测定结果示于表1。
[表1]
如表1所示，可知实施例1～6中，在输出凸点列3A、3B、3C及输入凸点列5A的全部中导通电阻成为1.0Ω以下，在排列在一个侧缘2a侧的输出凸点列3A的各输出凸点3中也能以充分的按压力进行压入。这是因为在实施例1～6中，将从一个侧缘2a到输出凸点区域4为止的距离A设为IC宽度W的4％以上，从而使遍及输出凸点区域4的宽度方向的压力梯度均匀的缘故。
另一方面，在比较例1中，输出凸点列3A、3B中的导通电阻变高。这是因为从一个侧缘2a到输出凸点区域4为止的距离A为IC宽度W的3.3％，从而成为热压接头的按压力越向外侧的输出凸点列就越弱的压力梯度的缘故。由此可知最好将从一个侧缘2a到输出凸点区域4为止的距离A设为IC宽度W的4％以上。
另外，在比较例2中，在输出凸点区域4与输入凸点区域6之间设置了虚设凸点区域D，输出凸点列3A、3B中的导通电阻变高。由此可知在从一个侧缘2a到输出凸点区域4为止的距离A为IC宽度W的3.3％的情况下，因形成虚设凸点而难以得到诸如改善外侧的凸点列中的导通性的压力梯度。
此外，由实施例5、6可知，通过将从一个侧缘2a到输出凸点区域4为止的距离A设为IC宽度W的4％以上，即便IC宽度较宽也能得到能够改善外侧的凸点列中的导通性的压力梯度。
[第2实施方式]
接着，对本发明的第2实施方式进行说明。在以下的说明中，对于与上述第1实施方式所涉及的部件相同的部件，标注同一标号并省略其细节。
[电子部件及连接体]
适用本发明的电子部件是经由粘接剂配置在电路基板上，并通过以热压接头进行加压而连接到电路基板上的电子部件，例如是驱动器IC、系统LSI等的封装化的电子部件。以下，作为电子部件，以IC芯片1为例进行说明。
如图1所示，连接到IC芯片1的电路基板上的安装面2，呈大致矩形状，沿着处于长度方向的相对置的一对侧缘2a、2b，形成有排列输出凸点3的输出凸点区域4及排列输入凸点5的输入凸点区域6。IC芯片1中，输出凸点区域4形成在安装面2的一个侧缘2a侧，输入凸点区域6形成在安装面2的另一个侧缘2b侧。由此，IC芯片1中，遍及安装面2的宽度方向而分开形成有输出凸点区域4和输入凸点区域6。
在输出凸点区域4，沿着安装面2的长度方向以交错状排列3列例如形成为同一形状的多个输出凸点3。另外，在输入凸点区域6，沿着安装面2的长度方向排列1列例如形成为同一形状的多个输入凸点5。此外，输入凸点5形成为比输出凸点3大。由此，IC芯片1中，输出凸点区域4和输入凸点区域6具有面积差，并且在安装面2中非对称地配置。此外，排列在输出凸点区域4的各输出凸点3优选分别以同一尺寸形成。同样地，排列在输入凸点区域6的各输入凸点5优选分别以同一尺寸形成。
图5是示出图1所示的电子部件的宽度方向的安装面的截面图。如图5所示，作为电子部件的IC芯片具备：凸点列沿着第1侧缘2a形成的矩形状的作为第1凸点区域的输出凸点区域4；以及凸点列沿着与第1侧缘2a对置的第2侧缘2b形成的矩形状的作为第2凸点区域的输入凸点区域6。
在此，第1凸点区域的宽度方向的距离α大于第2凸点区域的宽度方向的距离β（α＞β）。另外，相对于第1侧缘2a与第2侧缘2b的距离（IC宽度：W）而言的第1凸点区域的宽度方向的距离α与第2凸点区域的宽度方向的距离β的凸点区域宽度差（α－β）的比例，优选为5％～30％，更优选为10％～25％。在凸点区域宽度差（α－β）过小的情况下，移动凸点区域外侧间中点的必要性低，在凸点区域宽度差（α－β）过大的情况下，仅移动凸点区域外侧间中点，难以消除热压接头的压力差从而提高连接可靠性。
另外，第1凸点区域的宽度方向的外侧与第2凸点区域的宽度方向的外侧之间的凸点区域外侧间中点（A＋L2/2或B＋L2/2），比第1侧缘2a与第2侧缘2b之间的侧缘间中点（W/2），存在于第2侧缘2b侧。即，从第1侧缘2a到第1凸点区域为止的距离A和从第2侧缘2b到第2凸点区域为止的距离B的关系为A＞B。
由此，IC芯片1如图2所示在通过热压接头17加热按压到电路基板14上时，防止按压力在输出凸点区域4的内侧不均匀，也能对排列在一个侧缘2a侧的输出凸点3施加适当的按压力。
另外，从侧缘间中点（W/2）到凸点区域外侧间中点（A＋L2/2或B＋L2/2）为止的距离（Δ），即（A－B）/2越大，则遍及输出凸点区域4的宽度方向而形成的压力梯度就缓慢地均匀。作为具体的距离（Δ），优选为第1侧缘2a与第2侧缘2b的距离（W）的0.1％～5.0％，更优选为0.3％～3.5％。由此，如图2所示当通过热压接头17对安装面2的整个面施加压力时，能够防止在一个侧缘2a侧出现热压接头17的按压力不足的情况。因而，IC芯片1在该一个侧缘2a侧的输出凸点3中也能在与形成在电路基板14的电极端子15之间可靠地夹持导电性粒子，从而确保导通性。
此外，IC芯片1的安装面2的输入输出凸点的结构可以适当设计。IC芯片1如上所述通过沿宽度方向排列多个输出凸点3而形成相对大面积化的输出凸点区域4，但是相反地，通过沿宽度方向排列多个输入凸点5而使输入凸点区域6相对大面积化也可。
另外，如图3所示，IC芯片1也可以在输出凸点区域4与输入凸点区域6之间，适当地设置排列有信号等的输入输出中不使用的所谓的虚设凸点18的虚设凸点区域19。
[粘接剂]
作为将IC芯片1连接到电路基板14的粘接剂，如图4所示，可以优选使用上述的各向异性导电膜10（ACF：Anisotropic Conductive Film）。
[连接体的制造方法及连接方法]
接着，对将IC芯片1连接到电路基板14的连接方法进行说明。首先，将各向异性导电膜10临时贴到电路基板14的形成电极端子15的安装部上。接着，将该电路基板14承载于连接装置的平台上，经由各向异性导电膜10将IC芯片1配置在电路基板14的安装部上。
接着，通过加热至使粘合剂树脂层13硬化的既定温度的热压接头17，以既定压力、时间从IC芯片1上开始热加压。由此，各向异性导电膜10的粘合剂树脂层13显示流动性，从IC芯片1的安装面2与电路基板14的安装部之间流出，并且粘合剂树脂层13中的导电性粒子12夹持在IC芯片1的输出凸点3及输入凸点5与电路基板14的电极端子15之间而压碎。
其结果，通过在输出凸点3及输入凸点5与电路基板14的电极端子15之间夹持导电性粒子12而电连接，在该状态下通过热压接头17加热的粘合剂树脂硬化。因此，IC芯片1在该一个侧缘2a侧的输出凸点3中也能可靠地在与形成在电路基板14的电极端子15之间确保导通性。
不在输出凸点3及输入凸点5与电极端子15之间的导电性粒子12，分散到粘合剂树脂中，维持着电绝缘的状态。由此，仅在IC芯片1的输出凸点3及输入凸点5与电路基板14的电极端子15之间实现电导通。此外，作为粘合剂树脂，通过采用自由基聚合反应类的速硬化型树脂，根据较短的加热时间也能使粘合剂树脂速硬化。另外，作为各向异性导电膜10，不限于热硬化型，只要能进行加压连接，也可以使用光硬化型或光热并用型的粘接剂。
第2实施例
接着，对本发明的第2实施例进行说明。在第2实施例中，使用具有作为第1凸点区域的输出凸点区域和作为第2凸点区域的输入凸点区域的IC芯片，制造了经由各向异性导电膜连接到电路基板上的连接体样品。实施例及比较例所涉及的IC芯片，使IC宽度及从安装面的一个侧缘2a到输出凸点区域为止的距离A不同，分别测定并评价连接体样品中的输出凸点及输入凸点的导通电阻值。
[IC芯片]
IC芯片形成有沿着处于大致矩形状的安装面2的长度方向的相对置的一对侧缘2a、2b排列了输出凸点3的输出凸点区域4及排列了输入凸点5的输入凸点区域6。IC芯片1中，输出凸点区域4形成在安装面2的一个侧缘2a侧，输入凸点区域6形成在安装面2的另一个侧缘2b侧。由此，IC芯片1遍及安装面的宽度方向分开形成有输出凸点区域4和输入凸点区域6（参照图1、图5）。
在输出凸点区域4，沿着安装面2的长度方向以交错状排列有3列形成为同一形状的多个输出凸点3。将形成在输出凸点区域4的输出凸点按每个列划分，从一个侧缘2a侧依次设为输出凸点列3A、3B、3C。
另外，在输入凸点区域6，沿着安装面2的长度方向排列有1列形成为同一形状的多个输入凸点5。将形成在输入凸点区域6的1列输入凸点列设为输入凸点列5A。
[导通电阻的评价]
经由各向异性导电膜（商品名CP36931‐18AJ：DEXERIALS株式会社制）将IC芯片连接到电路基板，制作了连接体样品。连接条件设为150℃、130MPa、5sec。关于各连接体样品，利用4端子法，测定了输出凸点列3A、3B、3C、输入凸点列5A中的导通电阻。测定的结果，将全部的凸点列的导通电阻为1.0Ω以下的情况设为“OK”，将1个以上的凸点列超过1.0Ω的情况设为NG。
[实施例7]
如表2所示，准备了IC宽度W为1500μm、从输出凸点区域4的一个侧缘2a起的距离A为60μm、输出凸点区域4的宽度α为385μm、从输入凸点区域6的另一个侧缘2b起的距离B为50μm、输入凸点区域6的宽度β为80μm、以及凸点区域宽度差相对于IC宽度W的比例为20.3％的IC芯片。
输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为925μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1390μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为5.0μm，相对于IC宽度（W）的比例为0.33％。
实施例7的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为1.0Ω、0.9Ω、0.4Ω、0.1Ω，是OK的评价。
[实施例8]
如表2所示，除了将从输出凸点区域4的一个侧缘2a起的距离A设为75μm以外，准备了与实施例7同样的IC芯片。输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为910μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1375μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为12.5μm，相对于IC宽度（W）的比例为0.83％。
实施例8的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为0.9Ω、0.8Ω、0.4Ω、0.1Ω，是OK的评价。
[实施例9]
如表2所示，除了将从输出凸点区域4的一个侧缘2a起的距离A设为150μm以外，准备了与实施例7同样的IC芯片。输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为835μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1300μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为50.0μm，相对于IC宽度（W）的比例为3.33％。
实施例9的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为0.9Ω、0.7Ω、0.5Ω、0.1Ω，是OK的评价。
[实施例10]
如表2所示，准备了IC宽度W为2000μm、从输出凸点区域4的一个侧缘2a起的距离A为63μm、输出凸点区域4的宽度α为385μm、从输入凸点区域6的另一个侧缘2b起的距离B为50μm、输入凸点区域6的宽度β为80μm、以及凸点区域宽度差相对于IC宽度W的比例为15.3％的IC芯片。
输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为1422μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1887μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为6.5μm，相对于IC宽度（W）的比例为0.33％。
实施例10的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为1.0Ω、0.9Ω、0.4Ω、0.1Ω，是OK的评价。
[实施例11]
如表2所示，准备了IC宽度W为3000μm、从输出凸点区域4的一个侧缘2a起的距离A为70μm、输出凸点区域4的宽度α为385μm、从输入凸点区域6的另一个侧缘2b起的距离B为50μm、输入凸点区域6的宽度β为80μm、以及凸点区域宽度差相对于IC宽度W的比例为10.2％的IC芯片。
输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为2415μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为2880μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为10.0μm，相对于IC宽度（W）的比例为0.33％。
实施例11的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为1.0Ω、0.9Ω、0.4Ω、0.1Ω，是OK的评价。
[比较例3]
如表2所示，除了将从输出凸点区域4的一个侧缘2a起的距离A设为50μm、并设置虚设凸点区域以外，准备了与实施例7同样的IC芯片。虚设凸点区域设在输出凸点区域4与输入凸点区域6之间，虚设凸点沿IC芯片的长度方向排成1列。此外，虚设凸点列与输入凸点列5同样。
输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为935μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1400μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为0μm，相对于IC宽度（W）的比例为0％。
比较例3的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为2.3Ω、1.2Ω、0.5Ω、0.1Ω，是NG的评价。
[比较例4]
如表2所示，除了将从输出凸点区域4的一个侧缘2a起的距离A设为50μm以外，准备了与实施例7同样的IC芯片。输出凸点区域4的宽度方向的内侧与输入凸点区域6的宽度方向的内侧之间的凸点区域内侧间距离（L1）为935μm。输出凸点区域4的宽度方向的外侧与输入凸点区域6的宽度方向的外侧之间的凸点区域外侧间距离（L2）为1400μm。从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）为0μm，相对于IC宽度（W）的比例为0％。
比较例4的连接IC芯片的连接体样品中的输出凸点列3A、3B、3C、输入凸点列5A的导通电阻的测定结果分别为3.0Ω、1.7Ω、0.4Ω、0.1Ω，是NG的评价。
[表2]
如比较例3那样设置虚设凸点的情况下，输出凸点列3A、3B中的导通电阻高，难以得到能改善外侧的凸点列中的导通性程度的压力梯度。另外，如比较例4那样未设置虚设凸点的情况下，输出凸点列3A、3B中的导通电阻比比较例3更高。
另一方面，如实施例7～11那样，将从IC宽度中点（W/2）到凸点区域外侧间中点（A＋L2/2）为止的距离（Δ）设为IC宽度W的0.3％～3.5％的情况下，输出凸点列3A、3B、3C及输入凸点列5A全部导通电阻成为1.0Ω以下。这是因为遍及输出凸点区域4的宽度方向的压力梯度均匀，从而在输出凸点列3A的各输出凸点3中也能以充分的按压力压入的缘故。
标号说明
1 IC芯片；2 安装面；2a 一个侧缘；2b 另一个侧缘；3 输出凸点；4 输出凸点区域；5 输入凸点；6 输入凸点区域；10 各向异性导电膜；11 剥离膜；12 导电性粒子；13 粘合剂树脂层；14 电路基板；15 电极端子；17 热压接头。

Claims (27)

1.一种电子部件，其中，
具备：沿第一侧缘而形成凸点列的第一凸点区域，以及
沿与所述第一侧缘对置的第二侧缘而形成凸点列的第二凸点区域，
所述第一凸点区域的宽度方向的凸点列数比所述第二凸点区域的宽度方向的凸点列数多，
所述第一凸点区域的宽度方向的外侧与所述第二凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，与所述第一侧缘与所述第二侧缘之间的侧缘间中点相比，存在于所述第二侧缘侧，
从所述侧缘间中点到所述凸点区域外侧间中点的距离为所述第一侧缘与所述第二侧缘的距离的0.1％～5.0％。
2.如权利要求1所述的电子部件，其中，凸点列数多的一侧的凸点区域的面积比凸点列数少的一侧的凸点区域的面积大。
3.如权利要求1所述的电子部件，其中，在所述第一侧缘及所述第二侧缘的长度方向的端部，所述第一凸点区域的宽度方向的凸点列数比所述第二凸点区域的宽度方向的凸点列数多，所述凸点区域外侧间中点，与所述侧缘间中点相比存在于所述第二侧缘侧。
4.如权利要求1所述的电子部件，其中，在所述电子部件的安装面，在所述第一凸点区域及所述第二凸点区域之间形成有虚设凸点。
5.一种电子部件，其中，
具备：沿第一侧缘而形成凸点列的第一凸点区域，以及
沿与所述第一侧缘对置的第二侧缘而形成凸点列的第二凸点区域，
所述第一凸点区域的宽度方向的凸点列数比所述第二凸点区域的宽度方向的凸点列数多，
所述第一凸点区域的宽度方向的外侧与所述第二凸点区域的宽度方向的外侧之间的凸点区域外侧间中点，与所述第一侧缘与所述第二侧缘之间的侧缘间中点相比，存在于所述第二侧缘侧，
所述第一凸点区域的宽度方向的距离与所述第二凸点区域的宽度方向的距离的凸点区域宽度差相对于所述第一侧缘与所述第二侧缘的距离的比例为5％～30％。
6.如权利要求5所述的电子部件，其中，凸点列数多的一侧的凸点区域的面积比凸点列数少的一侧的凸点区域的面积大。
7.如权利要求5所述的电子部件，其中，在所述第一侧缘及所述第二侧缘的长度方向的端部，所述第一凸点区域的宽度方向的凸点列数比所述第二凸点区域的宽度方向的凸点列数多，所述凸点区域外侧间中点，与所述侧缘间中点相比存在于所述第二侧缘侧。
8.如权利要求5所述的电子部件，其中，在所述电子部件的安装面，在所述第一凸点区域及所述第二凸点区域之间形成有虚设凸点。
9.如权利要求1～8的任一项所述的电子部件，其中，所述电子部件为IC芯片。
10.一种连接体，其中，具备：
如所述权利要求1～9的任一项所述的电子部件；以及
经由粘接剂与所述电子部件连接的电路基板。
11.一种连接体的制造方法，其中，
将如所述权利要求1～9的任一项所述的电子部件经由粘接剂配置到电路基板上，
通过以加压工具进行加压，使所述电子部件连接到所述电路基板上。
12.一种电子部件的连接方法，其中，
将如所述权利要求1～9的任一项所述的电子部件经由粘接剂配置到电路基板上，
通过以加压工具进行加压，使所述电子部件连接到所述电路基板上。
13.一种电子部件，其中，
设有靠近相对置的一对侧缘中的一个侧缘而排列输出凸点的输出凸点区域，并设有靠近所述一对侧缘中的另一个侧缘而排列输入凸点的输入凸点区域，
关于所述输出凸点区域及所述输入凸点区域，所述输出凸点及所述输入凸点以不同的凸点列数排列，且非对称地配置，
在所述输出凸点区域或所述输入凸点区域之中，凸点列数多的一方与靠近的一个侧缘或另一个侧缘相距所述一对侧缘间的宽度的4％以上且30％以下的距离地向内侧形成。
14.如权利要求13所述的电子部件，其中，将所述一对侧缘的长度方向的端部中的、与在靠近一对侧缘中的一个侧缘的所述输出凸点列排列的所述输出凸点的距离、及与在靠近一对侧缘中的另一个侧缘的所述输入凸点列排列的所述输入凸点的距离，作为从所述靠近的所述一个侧缘或另一个侧缘到所述输出凸点区域或所述输入凸点区域的距离。
15.如权利要求13所述的电子部件，其中，所述输出凸点区域的所述输出凸点列的数量比所述输入凸点区域的所述输入凸点列的数量多。
16.如权利要求13所述的电子部件，其中，从所述一个侧缘到所述输出凸点区域的距离，比从所述另一个侧缘到所述输入凸点区域的距离长。
17.如权利要求13所述的电子部件，其中，从所述另一个侧缘到所述输入凸点区域的距离，比从所述一个侧缘到所述输出凸点区域的距离长。
18.如权利要求13所述的电子部件，其中，在所述电子部件的安装面，在所述输入凸点区域及所述输出凸点区域之间形成有虚设凸点。
19.如权利要求13～18的任一项所述的电子部件，其中，所述电子部件为IC芯片。
20.如权利要求13所述的电子部件，其中，
在所述输出凸点区域或所述输入凸点区域之中，凸点列数多的一方与靠近的所述一个侧缘或另一个侧缘相距所述一对侧缘间的宽度的4％以上且10％以下的距离地向内侧形成。
21.如权利要求20所述的电子部件，其中，
在所述输出凸点区域及所述输入凸点区域之中，凸点列数多的一方的凸点区域和与该一方的凸点区域靠近的所述一个侧缘或另一个侧缘的距离A、与凸点列数少的另一方的凸点区域和与该另一方的凸点区域靠近的所述另一个侧缘或一个侧缘的距离B具有以下关系：
(A－B)/A＝0.2～0.6。
22.如权利要求20所述的电子部件，其中，
在所述输出凸点区域及所述输入凸点区域之中，凸点列数多的一方的凸点区域和与该一方的凸点区域靠近的所述一个侧缘或另一个侧缘的距离A、凸点列数少的另一方的凸点区域和与该另一方的凸点区域靠近的所述另一个侧缘或一个侧缘的距离B及所述一对侧缘间的宽度W具有以下关系：
(A－B)/W＝0.008～0.07。
23.如权利要求13所述的电子部件，其中，
在所述输出凸点区域及所述输入凸点区域之中，凸点列数多的一方的凸点区域和与该一方的凸点区域靠近的所述一个侧缘或另一个侧缘的距离A、与凸点列数少的另一方的凸点区域和与该另一方的凸点区域靠近的所述另一个侧缘或一个侧缘的距离B具有以下关系：
(A－B)/A＝0.2～0.6。
24.如权利要求13所述的电子部件，其中，
在所述输出凸点区域及所述输入凸点区域之中，凸点列数多的一方的凸点区域和与该一方的凸点区域靠近的所述一个侧缘或另一个侧缘的距离A、凸点列数少的另一方的凸点区域和与该另一方的凸点区域靠近的所述另一个侧缘或一个侧缘的距离B及所述一对侧缘间的宽度W具有以下关系：
(A－B)/W＝0.008～0.07。
25.一种连接体，使电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，使所述电子部件连接到所述电路基板上，在所述连接体中，
所述电子部件是如所述权利要求13～24的任一项所述的电子部件。
26.一种连接体的制造方法，使电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，使所述电子部件连接到所述电路基板上，在所述连接体的制造方法中，
所述电子部件是如所述权利要求13～24的任一项所述的电子部件。
27.一种电子部件的连接方法，使电子部件经由粘接剂配置在电路基板上，并通过以加压工具进行加压，使所述电子部件连接到所述电路基板上，在所述电子部件的连接方法中，
所述电子部件是如所述权利要求13～24的任一项所述的电子部件。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131717A (ja) * 1997-07-11 1999-02-02 Casio Comput Co Ltd 半導体チップ及びそれを備えた表示装置
JP2000340613A (ja) * 1999-05-28 2000-12-08 Seiko Epson Corp Ｉｃチップの接続方法及び液晶装置の製造方法
CN1629926A (zh) * 2003-12-16 2005-06-22 三星电子株式会社 驱动芯片及具有该驱动芯片的显示装置
CN1629917A (zh) * 2003-12-15 2005-06-22 三星电子株式会社 驱动芯片及具有该驱动芯片的显示装置
JP2009260247A (ja) * 2008-03-19 2009-11-05 Fujitsu Ltd 電子部品及び電子部品の製造方法
JP2013222816A (ja) * 2012-04-16 2013-10-28 Dexerials Corp 接続構造体の製造方法、接続方法及び接続構造体

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154727A (ja) * 1996-11-25 1998-06-09 Toshiba Electron Eng Corp 細長型ドライバｉｃ及びこれを用いた平面表示装置
JP2004214373A (ja) 2002-12-27 2004-07-29 Toshiba Matsushita Display Technology Co Ltd バンプ付き半導体素子およびその実装方法
JP4665944B2 (ja) * 2007-06-22 2011-04-06 セイコーエプソン株式会社 半導体装置、実装構造体、電気光学装置及び電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131717A (ja) * 1997-07-11 1999-02-02 Casio Comput Co Ltd 半導体チップ及びそれを備えた表示装置
JP2000340613A (ja) * 1999-05-28 2000-12-08 Seiko Epson Corp Ｉｃチップの接続方法及び液晶装置の製造方法
CN1629917A (zh) * 2003-12-15 2005-06-22 三星电子株式会社 驱动芯片及具有该驱动芯片的显示装置
CN1629926A (zh) * 2003-12-16 2005-06-22 三星电子株式会社 驱动芯片及具有该驱动芯片的显示装置
JP2009260247A (ja) * 2008-03-19 2009-11-05 Fujitsu Ltd 電子部品及び電子部品の製造方法
JP2013222816A (ja) * 2012-04-16 2013-10-28 Dexerials Corp 接続構造体の製造方法、接続方法及び接続構造体

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