CN110246765A - 一种功率芯片预封装方法及功率芯片封装方法 - Google Patents

一种功率芯片预封装方法及功率芯片封装方法 Download PDF

Info

Publication number
CN110246765A
CN110246765A CN201910457774.XA CN201910457774A CN110246765A CN 110246765 A CN110246765 A CN 110246765A CN 201910457774 A CN201910457774 A CN 201910457774A CN 110246765 A CN110246765 A CN 110246765A
Authority
CN
China
Prior art keywords
power chip
bonding agent
insulating frame
terminal
packaged
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910457774.XA
Other languages
English (en)
Inventor
王亮
石浩
韩荣刚
李现兵
张朋
武伟
林仲康
唐新灵
张喆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
State Grid Corp of China SGCC
State Grid Shanxi Electric Power Co Ltd
Global Energy Interconnection Research Institute
Original Assignee
State Grid Corp of China SGCC
State Grid Shanxi Electric Power Co Ltd
Global Energy Interconnection Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State Grid Corp of China SGCC, State Grid Shanxi Electric Power Co Ltd, Global Energy Interconnection Research Institute filed Critical State Grid Corp of China SGCC
Priority to CN201910457774.XA priority Critical patent/CN110246765A/zh
Publication of CN110246765A publication Critical patent/CN110246765A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/296—Organo-silicon compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种功率芯片预封装方法及功率芯片封装方法，该功率芯片预封装方法包括：将上垫片、功率芯片和下垫片进行烧结；在绝缘框架中用于与功率芯片的终端和侧面贴合的贴合部上涂覆粘接剂；将烧结后的所述功率芯片放入绝缘框架中，使所述功率芯片的终端和侧面与对应的所述贴合部粘接，并将所述上垫片和所述下垫片暴露在所述绝缘框架外面；对所述粘接剂进行固化。本发明通过提供一种功率芯片预封装方法，将功率芯片终端和侧面与PI框架粘接，从而对芯片的终端与侧面进行保护，提高功率芯片了在测试和组装过程中局部放电的起始电压，避免了功率芯片因打火造成的耐压下降与电压击穿的现象。

Description

一种功率芯片预封装方法及功率芯片封装方法
技术领域
本发明涉及IGBT模块封装技术领域，具体涉及到一种功率芯片预封装方法及功率芯片封装方法。
背景技术
压接式IGBT模块由于其芯片布局密集、双面散热、功率密度大、可靠性高、易于串联等优势非常适用于电力系统、电力机车、智能电网等高压大功率应用场合，并且随着电压、电流参数的迅速提高，目前已经在电力机车、智能电网等领域迅速推广。
目前研制的压接型IGBT器件在装配与测试过程中，功率芯片全程裸露在空气中，以致于非常容易发生功率芯片终端与侧面的局部放电，又因为局部放电的起始点压远低于功率芯片的额定电压，导致功率芯片的耐压强度下降甚至击穿失效。
发明内容
本发明为解决上述功率芯片裸露在空气中，非常容易发生功率芯片终端与侧面的局部放电的问题，从而提出一种功率芯片封装方法及其子模组封装方法。
本发明实施例提供了一种功率芯片预封装方法，包括：将上垫片、功率芯片和下垫片进行烧结；在绝缘框架中用于与功率芯片的终端和侧面贴合的贴合部上涂覆粘接剂；将烧结后的所述功率芯片放入绝缘框架中，使所述功率芯片的终端和侧面与对应的所述贴合部粘接，并将所述上垫片和所述下垫片暴露在所述绝缘框架外面；对所述粘接剂进行固化。
可选地，所述功率芯片终端和侧面与绝缘框架的贴合部涂覆粘接剂，包括：对所述功率芯片终端表面和侧面与所述绝缘框架贴合部进行活化处理；对所述绝缘框架进行底涂；涂覆粘接剂。
可选地，所述绝缘框架为PI框架。
可选地，所述粘接剂包括：有机硅凝胶；所述粘接剂粘接强度大于2MPa；所述粘接剂介电常数接近所述PI框架的介电常数为2.3。
可选地，所述对所述粘接剂进行固化，包括：对所述粘接剂进行真空热固化。
可选地，所述真空热固化装置中真空腔室的真空度小于或等于10pa。
可选地，热固化的时间为5-10min。
可选地，在对所述粘接剂进行真空热固化之后包括：温度小于80℃时，取出烧结后的所述功率芯片。
可选地，所述上垫片和所述下垫片包括：钼片或金属基复合材料可伐合金片。
本发明实施例还提供一种功率芯片封装方法，采用上述功率芯片预封装方法得到的预封装结构；对所述预封装结构进行封装。
与现有技术相比，本发明实施例具有如下有益效果：
本发明实施例提供了一种功率芯片预封装方法及功率芯片封装方法，该功率芯片预封装方法通过将功率芯片终端和侧面与PI框架粘接，从而对功率芯片的终端与侧面进行保护，提高功率芯片了在测试和组装过程中局部放电的起始电压，避免了功率芯片因打火造成的耐压下降与电压击穿的现象。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例功率芯片预封装方法的示意图；
图2是本发明实施例烧结功率芯片的示意图；
图3是本发明实施例绝缘框架的示意图；
图4是本发明实施例烧结后的功率芯片示意图；
图5是本发明实施例功率芯片封装的示意图。
附图标记：
1-功率芯片终端；2-上垫片；3-功率芯片侧面；4-下垫片；5-绝缘框架；6-封装模块；7-功率芯片终端贴合部；8-功率芯片侧面贴合部。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种功率芯片预封装方法及功率芯片封装方法，封装结构包括：功率芯片终端1、上垫片2、功率芯片侧面3、下垫片4、绝缘框架5、封装模块6、功率芯片终端贴合部7和功率芯片侧面贴合部8。
如图1所示，该功率芯片预封装可以包括以下步骤：
S1.将上垫片2、功率芯片和下垫片4进行烧结。如图2，步骤如下：
S10.首先，先将功率芯片两面均采用镀膜技术进行镀膜处理。本实施例中镀膜技术采用真空离子溅射技术，镀膜成分为金属银，有利于帮助纳米银的转移与烧结。
在烧结工艺中，纳米银膜的选择是重要步骤。本实施例中纳米银膜的厚度为10～60μm，在纳米银膜中纳米银的质量分数为50-70％，纳米银膜中纳米银的平均直径为5-20nm，纳米银的纯度在99％以上。
S11.然后，进行第一次烧结，将上垫片2烧结到功率芯片一端。本实施例中，将第一次加压烧结的温度定为110～140℃，加压压力为2～6MPa。第一次加压烧结温度为从室温以5～10℃/min的升温速率升至110～140℃，并保温10～15min。
S12.最后，进行第二次烧结，将下垫片4烧结到功率芯片另一端。本实施例中，将第二次加压烧结的温度定为200～320℃，加压压力为15～35MPa。第二次加压烧结温度为从室温以5～10℃/min的升温速率升至200～320℃，并保温20-60min。
本实施例中，上垫片2和下垫片4可以为钼片或金属基复合材料可伐合金片。
采用上述烧结工艺，所得到的功率芯片在纳米银膜烧结得到的烧结层中可呈现分布均匀的纳米级孔洞。
有益效果：采用双面烧结技术将上垫片2、下垫片4与功率芯片连接到一起，可防止在粘接过程中，粘接剂溢出至功率芯片有源区与上垫片2的缝隙处造成绝缘，导致功率芯片失效。
S2.在绝缘框架5中功率芯片终端贴合部7和功率芯片侧面贴合部8上涂覆粘接剂。
步骤如下：
首先，在涂覆粘接剂前，需采用微波等离子清洗机通过不同的工艺对功率芯片终端1表面、功率芯片侧面3、功率芯片终端贴合部7和功率芯片侧面贴合部8进行活化处理。有利于增加粘接剂与功率芯片终端1和绝缘框架5的亲润性，从而增加粘接强度，避免了因粘接不良产生的间隙引起间隙放电，从而击穿功率芯片终端1。
再将绝缘框架5通过特定的交联剂进行底涂处理，将绝缘框架5放入底涂液中浸泡5～10min，取出烘干备用。如此操作，有利于增加粘接剂与功率芯片终端贴合部7和功率芯片侧面贴合部8的亲润性，从而增加功率芯片终端1和功率芯片侧面3与绝缘框架5的结合强度。
本实施例中，需要选择在150℃长时间工作的粘接剂，并且所选择的粘接剂要性质稳定，不具有挥发性，也不具有离子析出的性质，从而可以防止在器件高温反偏测试过程中因挥发物和离子团聚造成器件失效。选用具有热固化、低离子含量、低渗出、低挥发性质的粘接剂，例如可以为耐高温的有机硅凝胶，环氧胶或者聚酰亚胺胶。所选用的粘接剂要求粘接强度需要＞2MPa，还要与绝缘框架5有较好的亲润性，绝缘框架5本实施例中采用PI框架，因此粘接剂的介电常数需接近PI框架的介电常数2.3。综上，本实施例中的粘接剂采用有机硅凝胶。
有机硅凝胶在使用前需将胶体装入专用的脱气设备中并真空处理20min，排除胶内本身存在的气体，减少粘接层的气孔。一方面有利于加强功率芯片终端1和功率芯片侧面3与绝缘框架5的结合强度，另一方面减少间隙放电，提高功率芯片耐压等级。
最后，在功率芯片终端贴合部7和功率芯片侧面贴合部8涂覆一层有机硅凝胶。功率芯片终端贴合部7和功率芯片侧面贴合部8为绝缘框架5四周与功率芯片终端1和功率芯片侧面3相配合的凹槽。在涂覆有机硅凝胶的过程中，可以采用自动点胶机，通过自动点胶机控制涂胶量，从而在涂覆有机硅凝胶的过程中保证有机硅凝胶的厚度足够薄。采用如此操作，可以保证功率芯片终端1、功率芯片侧面3与绝缘框架5的粘接质量，还可以防止有机硅凝胶过多溢出污染功率芯片表面。
S3.将烧结后的所述功率芯片放入绝缘框架5中，使所述功率芯片终端1和功率芯片侧面3与对应的功率芯片终端贴合部7和功率芯片侧面贴合部8粘接，并将所述上垫片2和所述下垫片4暴露在所述绝缘框架5外面。
S4.对所述粘接剂进行固化。本实施例中采用热固化工艺。功率芯片与绝缘框架5通过有机硅凝胶粘接完成后，需在真空烘箱中进行热固化处理。热固化工艺过程中需保持腔室的真空度小于等于10pa，并且热固化时间持续5-10min。有利于在热固化过程中功率芯片与有机硅凝胶、有机硅凝胶与绝缘框架5之间的气体排出，还有利于有机硅凝胶填充均匀。热固化工艺时间为150℃/15min/cm。
在热固化工艺结束后，需将温度冷却到小于80℃时，再将功率芯片从真空环境中取出，有利于防止功率芯片氧化。
本发明实施例有益效果：本发明实施例通过提供一种功率芯片预封装方法，将有机硅凝胶与特定的PI框架粘接在一起，从而对功率芯片终端1与功率芯片侧面3进行保护，提高功率芯片在测试和组装过程中局部放电的起始电压，同时降低环境对功率芯片的污染和破坏，有利于防止功率芯片因打火造成耐压下降与电压击穿的现象，还可以提高器件的可靠性。
本发明实施例还提供一种功率芯片封装方法，对通过功率芯片预封装方法得到的预封装结构与封装模块6进行封装。
虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种功率芯片预封装方法，其特征在于，包括：
将上垫片、功率芯片和下垫片进行烧结；
在绝缘框架中用于与功率芯片的终端和侧面贴合的贴合部上涂覆粘接剂；
将烧结后的所述功率芯片放入绝缘框架中，使所述功率芯片的终端和侧面与对应的所述贴合部粘接，并将所述上垫片和所述下垫片暴露在所述绝缘框架外面；
对所述粘接剂进行固化。
2.根据权利要求1所述的方法，其特征在于，所述功率芯片终端和侧面与绝缘框架的贴合部涂覆粘接剂，包括：
对所述功率芯片终端表面和侧面与所述绝缘框架贴合部进行活化处理；
对所述绝缘框架进行底涂；
涂覆粘接剂。
3.根据权利要求2所述的方法，其特征在于，所述绝缘框架为PI框架。
4.根据权利要求3所述的方法，其特征在于，
所述粘接剂包括：有机硅凝胶；
所述粘接剂粘接强度大于2MPa；
所述粘接剂介电常数接近所述PI框架的介电常数为2.0～2.3。
5.根据权利要求1所述的方法，其特征在于，所述对所述粘接剂进行固化，包括：
对所述粘接剂进行真空热固化。
6.根据权利要求5所述的方法，其特征在于，
所述真空热固化装置中真空腔室的真空度小于或等于10pa。
7.根据权利要求6所述的方法，其特征在于，热固化的时间为5-10min。
8.根据权利要求7所述的方法，其特征在于，在对所述粘接剂进行真空热固化之后包括：温度小于80℃时，取出烧结后的所述功率芯片。
9.根据权利要求1所述的方法，其特征在于，所述上垫片和所述下垫片包括：钼片或金属基复合材料可伐合金片。
10.一种功率芯片封装方法，其特征在于，
采用权利要求1-9任一项所述功率芯片预封装方法得到的预封装结构；
对所述预封装结构进行封装。
CN201910457774.XA 2019-05-29 2019-05-29 一种功率芯片预封装方法及功率芯片封装方法 Pending CN110246765A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910457774.XA CN110246765A (zh) 2019-05-29 2019-05-29 一种功率芯片预封装方法及功率芯片封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910457774.XA CN110246765A (zh) 2019-05-29 2019-05-29 一种功率芯片预封装方法及功率芯片封装方法

Publications (1)

Publication Number Publication Date
CN110246765A true CN110246765A (zh) 2019-09-17

Family

ID=67885388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910457774.XA Pending CN110246765A (zh) 2019-05-29 2019-05-29 一种功率芯片预封装方法及功率芯片封装方法

Country Status (1)

Country Link
CN (1) CN110246765A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169849A (zh) * 2009-12-25 2011-08-31 日东电工株式会社 芯片保持用胶带、其制造方法及使用它制造半导体装置的方法、及芯片状工件的保持方法
CN108183090A (zh) * 2017-11-29 2018-06-19 全球能源互联网研究院有限公司 一种芯片独立成型的压接式igbt模块及其制备方法
CN109273372A (zh) * 2018-09-28 2019-01-25 全球能源互联网研究院有限公司 一种功率半导体器件封装结构与封装方法
CN109273371A (zh) * 2018-09-28 2019-01-25 全球能源互联网研究院有限公司 一种功率半导体器件封装结构及封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169849A (zh) * 2009-12-25 2011-08-31 日东电工株式会社 芯片保持用胶带、其制造方法及使用它制造半导体装置的方法、及芯片状工件的保持方法
CN108183090A (zh) * 2017-11-29 2018-06-19 全球能源互联网研究院有限公司 一种芯片独立成型的压接式igbt模块及其制备方法
CN109273372A (zh) * 2018-09-28 2019-01-25 全球能源互联网研究院有限公司 一种功率半导体器件封装结构与封装方法
CN109273371A (zh) * 2018-09-28 2019-01-25 全球能源互联网研究院有限公司 一种功率半导体器件封装结构及封装方法

Similar Documents

Publication Publication Date Title
CN107731696A (zh) 一种功率芯片封装方法和结构
CN107887368A (zh) 采用低温烧结纳米银的双面互连硅基igbt模块的方法
WO2014013705A1 (ja) 半導体モジュール
CN104392942A (zh) 无压低温烧结纳米银焊膏封装大功率igbt器件的方法
US20200365547A1 (en) Semiconductor apparatus with high-stability bonding layer and production method thereof
CN110060973B (zh) 一种纳米金属膜模块制备方法及其基板制备方法
CN107845617B (zh) 一种芯片烧结品、子单元、igbt封装模块及制备方法
CN111092049B (zh) 一种陶瓷基板覆铜及高功率电子芯片全铜互联封装方案
CN107749399A (zh) 一种功率芯片封装方法和结构
CN107799428B (zh) 一种功率芯片封装方法和结构
CN108183090B (zh) 一种芯片独立成型的压接式igbt模块及其制备方法
CN109273371A (zh) 一种功率半导体器件封装结构及封装方法
CN110246765A (zh) 一种功率芯片预封装方法及功率芯片封装方法
CN109273372A (zh) 一种功率半导体器件封装结构与封装方法
CN209708965U (zh) Ipm模块的先进封装结构
WO2016147736A1 (ja) 半導体装置及びその製造方法
CN110211885A (zh) 功率芯片预封装、封装方法及其结构、晶圆预封装结构
CN102040186A (zh) 一种高真空陶瓷lcc封装方法
CN206210768U (zh) 一种高可靠表面贴装的二极管
CN206059374U (zh) 大功率贴片元件及其加工工装
CN106409772A (zh) 一种高可靠表面贴装的二极管及其制备方法
JPH05283562A (ja) 樹脂封止型半導体装置
CN109887893A (zh) 大功率ipm模块的先进封装结构及加工工艺
CN110401427A (zh) 一种封装内热式高精密晶体谐振器及装配方法
CN221125936U (zh) 一种适用于fcbga的硅油基导热垫片的封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190917

WD01 Invention patent application deemed withdrawn after publication