CN108183090A - 一种芯片独立成型的压接式igbt模块及其制备方法 - Google Patents

Abstract

一种芯片独立成型的压接式IGBT模块及其制备方法。本发明涉及电气元件制备技术领域，具体涉及大功率压接式IGBT模块封装技术领域。本发明提供的芯片结构，通过对烧结有第一导电平面和第二导电平面的半导体芯片进行绝缘外壳的包裹，能够最大限度的保护半导体芯片，避免环境对芯片的污染和破坏，降低芯片的储存环境要求苛刻度，并将储存、封装过程中有可能对半导体芯片带来损坏的风险降至最低。本发明所提供的芯片结构储存方便，环境宽松，并能够有效提高器件整体可靠性。本发明提供的压接式IGBT模块，接触热阻和接触电阻更低，器件可靠性高，早期失效率低，当其中并联的任一个芯片单元出现问题时，能够轻松进行更替。

Description

一种芯片独立成型的压接式IGBT模块及其制备方法

技术领域

本发明属于电气元件技术领域，具体涉及一种芯片独立成型的大功率压接式IGBT模块及其制备方法。

背景技术

IGBT(Insulated Gate Bipolar Transistor)，绝缘栅双极型晶体管，是能源变换与传输的核心器件，目前IGBT模块通常采用焊接式或压接式的封装形式。其中，压接式IGBT模块由于具有芯片布局密集、功率密度大、可双面散热、易于串联，且串联后能有效减少器件数目、简化主电路结构、降低控制复杂性、确保器件可靠性、使装置更紧凑、重量更轻等优势，从而广泛适用于电力系统、电力机车、智能电网等高压大功率场合，例如在我国开发的柔性直流输电换流阀和直流断路器中就有压接式IGBT模块的应用，又如在柔性交流输电、定制电力园区、“全国联网”工程、海上风电接入、光伏接入等工程建设中也已经广泛使用了压接式IGBT模块。

压接式IGBT模块是依靠外部压力作用以促使半导体芯片与钼片之间紧密相连，这种结构可以避免焊接式IGBT模块因键合引线脱落、焊接层疲劳或金属重建而带来的器件失效问题。但美中不足的是，压接式IGBT模块同样也存在着亟待改进的缺陷：(1)半导体芯片的机械强度较低，在压接过程中，容易受压力不均而发生破损；(2)由于模块中各材料的热膨胀系数不同，温度变化时各接触面会因材料的膨胀和收缩程度不同而发生相对摩擦，产生微动磨损，使得表面粗糙程度增大，从而增加接触热阻和接触电阻，造成IGBT的可靠性下降和早期失效；(3)组装复杂，对操作精度要求高，稍有偏差就有可能造成器件的损坏和早期失效。

为此，中国专利文献CN105679750A公开了一种压接式半导体模块及其制作方法，该方法是将半导体芯片烧结于下钼片上，再将半导体芯片的另一面与上钼片烧结，制备得到了两面都烧结有钼片的芯片结构，并进一步制得了以上述芯片结构为子单元的IGBT模块。上述现有技术通过将上、下钼片烧结于芯片的两面，虽然有利于提高半导体芯片的机械强度和承压能力，但由于组装的需要，上钼片的尺寸通常小于芯片尺寸，从而导致芯片的部分上表面仍暴露于环境之中，并且芯片的外围也未得到有效保护，这就使得暴露的部分芯片有受到环境污染的风险；另外，在存储和组装过程中，芯片的边界一旦受损，其所脱落的微粒还会破坏模块内部的绝缘性能，容易造成器件短路或被击穿。除此之外，该技术通过采用烧结有钼片的芯片，虽然可以暂时避免温度变化所引起的芯片与钼片之间的微动磨损，但却有可能因为引入了烧结材料介质而带来新的应力匹配等问题。再者，该技术在组装IGBT模块时，芯片子单元需要通过密封胶固定于底座上，如此得避免胶水渗透至下钼片与底座之间的界面而影响电气连接，此步操作要求较高。

综上分析可见，现有的压接式IGBT模块所存在的易被污染、组装复杂、机械强度差、微动磨损难以克服等问题均尚未得到良好解决。

发明内容

本发明要解决的技术问题是现有的压接式IGBT模块所存在的易被污染、组装复杂、机械强度差、微动磨损难以避免的缺陷，进而提供一种可免受污染、机械强度高、便于组装、使用寿命长、可靠性好的独立成型的芯片结构及其制备方法。

进一步地，本发明还提供了一种包含上述芯片结构的压接式IGBT模块及其生产工艺。

上述发明目的是通过以下技术方案实现的：

一种芯片结构，包括，依次层叠设置的第一导电平面、第一烧结层、半导体芯片、第二烧结层及第二导电平面，还包括绝缘外壳；

所述绝缘外壳包覆所述第一导电平面的四周边缘、所述半导体芯片的四周边缘以及所述第二导电平面的四周边缘。

在所述第二导电平面不完全覆盖所述半导体芯片时，所述绝缘外壳还包覆所述半导体芯片的未被所述第二导电平面覆盖的部分。

所述绝缘外壳的材质为熔点不低于200℃的热塑性绝缘材料。

所述热塑性绝缘材料为聚醚醚酮、聚苯硫醚、聚对苯二甲酸丁二酯中的一种或多种。

所述第一烧结层的厚度为10～60μm；和/或所述第二烧结层的厚度为10～60μm。

所述半导体芯片的表面设置有烧结促进层。

所述第一烧结层的材质为纳米银；和/或所述第二烧结层的材质为纳米银；和/或所述烧结促进层的材质为银。

所述纳米银的平均粒径为5～20nm。

所述半导体芯片为IGBT芯片、MOSFET芯片、FRD芯片或SBD芯片。

所述第一导电平面和/或所述第二导电平面为钼片。

一种压接式IGBT模块，包括，依次设置的盖板、芯片组件、PCB板及底座，所述芯片组件包括若干芯片单元，所述芯片单元包括权利要求1-10任一项所述的芯片结构、以及用于装配所述芯片结构的绝缘定位件。

所述绝缘定位件为绝缘框架，所述芯片结构嵌合于所述绝缘框架的顶部。

一种芯片结构的制备方法，包括：

S01、采用烧结材料将半导体芯片的两表面分别与第一导电平面、第二导电平面烧结，以形成依次层叠设置有第一导电平面、第一烧结层、半导体芯片、第二烧结层及第二导电平面的芯片烧结品；

S02、在步骤S01得到的所述芯片烧结品外部包裹绝缘外壳，以使得所述绝缘外壳包覆所述第一导电平面的四周边缘、所述半导体芯片的四周边缘以及所述第二导电平面的四周边缘。

在所述第二导电平面无法完全覆盖所述半导体芯片时，步骤S02中，所述绝缘外壳还包覆所述半导体芯片的未被所述第二导电平面覆盖的部分。

所述绝缘外壳的材质为熔点不低于200℃的热塑性绝缘材料。

所述热塑性绝缘材料为聚醚醚酮、聚苯硫醚、聚对苯二甲酸丁二酯中的一种或多种。

步骤S01中所述芯片烧结品的形成方法包括：

将所述第一导电平面、所述第二导电平面分别与纳米银膜贴合，进行第一加压烧结，形成第一导电平面/银膜复合层和第二导电平面/银膜复合层；

将所述半导体芯片的两表面分别与所述第一导电平面/银膜复合层中的银膜、所述第二导电平面/银膜复合层中的银膜贴合，进行第二加压烧结。

所述第一加压烧结的温度为110～140℃、压力为2～6MPa。

在进行第一加压烧结时，以5～10℃/min的速率，由室温升温至110～140℃，并保温10～15min。

所述第二加压烧结的温度为200～320℃、压力为15～35MPa。

进行第二加压烧结时，以5～10℃/min的速率，由室温升温至200～320℃，并保温20～60min。

先对所述半导体芯片的表面进行镀银处理以形成具有银镀膜的半导体芯片，再将所述具有银镀膜的半导体芯片的两表面分别与所述第一导电平面/银膜复合层中的银膜、所述第二导电平面/银膜复合层中的银膜贴合。

所述纳米银膜中银的质量分数为50～70％；和/或

所述纳米银膜中银的平均粒径为5～20nm；和/或

所述纳米银膜中银的纯度在99％以上。

所述半导体芯片为IGBT芯片、MOSFET芯片、FRD芯片或SBD芯片。

一种压接式IGBT模块的生产工艺，包括：

S11、将芯片结构装配于绝缘定位件上以形成芯片单元，所述芯片结构为权利要求1-10任一项所述的芯片结构或由权利要求13-24任一项所述的制备方法制得的芯片结构；

S12、将PCB板套设于底座的凸台上，再将所述芯片单元一一对应地放置于所述凸台的顶部；

S13、盖上盖板，对所述盖板及所述底座围合成的空间进行抽真空并充氮气，而后焊接。

所述绝缘定位件为绝缘框架，将所述芯片结构嵌合于所述绝缘框架的顶部。

向所述芯片结构的边沿与所述绝缘框架之间的缝隙内注入粘结剂，并固化。

本发明提供的技术方案具有以下有益效果：

1.本发明提供的芯片结构，通过对烧结有上、下钼片的半导体芯片进行塑封，能够最大限度的保护半导体芯片，使得芯片完全处于保护材质中，避免环境对芯片的污染和破坏，降低芯片的储存环境要求苛刻度，并将储存、封装过程中有可能对半导体芯片带来损坏的风险降至最低。而且，绝缘外壳的设置还能够进一步提高芯片的耐压强度和芯片烧结品的稳定性，并能完全克服微动磨损。本发明所提供的芯片结构储存方便，环境宽松，能够有效提高器件整体可靠性。

2.本发明提供的芯片结构，通过采用纳米银作为烧结层材料，能够更好地确保芯片烧结品的稳定性，从而有效避免因各接触面膨胀系数不同而带来的芯片微动磨损的问题；并且，纳米银膜为预成型的片状材料，洁净环保，能有效提高电导率和热导率，熔点961℃，适用于高温大功率器件。

本发明进一步通过在芯片的上、下表面设置烧结促进层，能够有效促进纳米银的转移和烧结，最终得到的烧结品各层之间连接致密，仅存在纳米级孔洞，芯片烧结剪切强度可达20～30MPa，空洞率低于3％，芯片烧结品的热阻值较全压式下降了13.5％。

本发明通过对包括了绝缘外壳的芯片结构进行切割能够得到更规整的形状，有利于后续的组装步骤。

3.本发明提供的压接式IGBT模块的生产工艺，通过将芯片结构装配于绝缘定位件，得到了能够快速组装的芯片单元，有效提高了组装效率和装配均一性，适用于大规模芯片并联，易达到装配操作的精度要求，并降低人工组装过程中所发生的失效机率。

4.本发明提供的压接式IGBT模块，与现有技术中的压接式IGBT模块相比，接触热阻和接触电阻更低，器件可靠性高，早期失效率低，利用本发明提供的芯片结构进行组装制备压接式IGBT模块，能够提高装配过程的均一性和器件的可靠性，保证大规模芯片并联对精度的要求，并且并联的任一个芯片结构出现问题时，能够轻松进行更替。

附图说明

为了更清楚地说明本发明具体实施方式中的技术方案，下面将对具体实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为芯片烧结品结构示意图；

图2为实施例2中第二烧结工艺曲线；

图3为本发明提供的芯片结构的实物照片；

图4为本发明提供的含有IGBT芯片的芯片单元的结构示意图；

图5为本发明提供的压接式IGBT模块结构示意图。

上述附图中的附图标记说明如下：

1-第二导电平面；2-半导体芯片；3-第一导电平面；4-半导体芯片上的镀银膜；5-导电平面/银膜复合层(第一烧结层)；6-芯片烧结品；7-弹簧探针；8-绝缘定位件；9-上盖；10-芯片单元；11-PCB板；12-底座。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

在本发明的描述中，需要说明的是，术语“上”、“下”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

实施例1

本实施例提供的压接式IGBT模块，由上至下依次包括盖板、芯片组件、PCB板和底座。该芯片组件由若干芯片单元组成，每个芯片单元均由一个芯片结构和绝缘定位件构成，每个芯片结构则是由第一导电平面、第一烧结层、半导体芯片、第二烧结层、第二导电平面和绝缘外壳组成，其中，由第一导电平面、第一烧结层、半导体芯片、第二烧结层和第二导电平面组成的芯片烧结品的结构相对位置如图1所示。

本实施例中，采用塑料框架作为绝缘定位件，芯片结构的四周与塑料框架的顶部粘连，该塑料框架契合套于底座上分布的若干凸台上，使得芯片结构中的第二导电平面与凸台的顶部贴合；采用纳米银作为第一烧结层和第二烧结层的材质；采用钼片作为第一导电平面和第二导电平面，当然，也可以选用其它导电导热性能良好的片状材质；采用聚醚醚酮材质作为绝缘外壳，该绝缘外壳将两片钼片以及半导体芯片的四周边缘包覆，从而起到保护作用，当然，也可以选用硅胶等具有弹性的绝缘材质作为绝缘外壳。本实施例中，半导体芯片为FRD芯片或IGBT芯片，当半导体芯片为IGBT芯片时，该芯片单元还设置有弹簧探针，而与之对应的绝缘框架上还设置有预设孔道，该弹簧探针一端与上钼片相连，另一端插入上述塑料框架中的预设孔道中。另外，在本实施例中，若干芯片单元是按照工程需求或产品需要排列粘合成一个整体的，当然，也可以选择不将这些芯片单元粘接，而是保留其为独立的个体。整个压接式IGBT模块内部充有40～50KPa的氮气。

实施例2

本实施例提供的一种制备本发明实施例1的压接IGBT模块的方法，包括以下步骤：

芯片烧结品的制备：取上钼片(较大)和下钼片(较小)，并分别在上、下钼片的一个表面上贴合纳米银膜，所述纳米银膜的厚度为60μm，膜中纳米银的含量为50wt％，将贴合了纳米银膜的上、下钼片分别进行加压烧结，烧结温度为110℃、加压压力为2MPa，得到烧结有纳米银层的钼片。优选的，在进行所述加压烧结时，由室温以5～10℃/min的升温速率升至110℃后，保温15min。

对半导体芯片的上、下表面进行真空离子溅射，以镀上金属银膜，再将镀膜后的半导体芯片夹于上、下钼片的纳米银膜层之间，然后送去加压烧结，烧结温度为250℃，加压压力为15MPa，烧结曲线如图2所示，作为另外一种优选的烧结条件，在进行所述加压烧结时，由室温以5～10℃/min的升温速率升至250℃，保温20～60min。

采用绝缘外壳将芯片烧结品包裹：取由上、下模组成的塑封模具，将上述制得的芯片烧结品置于模具中，然后注入流动态的聚苯硫醚，使得聚苯硫醚能够包覆所述上、下钼片以及半导体芯片的四周边缘，再进行冷却定型。本实施例塑封后得到的芯片结构照片如图3所示。接着再对所述芯片结构进行切割，除去不规整边缘及毛边，这样就得到形状规整，利于组装的芯片结构。塑封所形成的聚苯硫醚外壳框住芯片烧结品，良好的保护住芯片和钼片的四周边缘并使得上、下钼片的绝大部分暴露在外。

芯片单元的制备：取适于套在凸台上的绝缘框架，本实施例中所采用的绝缘框架采用塑料材质，当然，作为其他的替代方式，也可采用其它能够满足机械强度要求的绝缘材质，还可以采用其它的固定件形式，只要能够达到绝缘并且有效支持的效果即可。将塑封好的芯片烧结品置于绝缘框架上，其与绝缘框架的相对位置使得当将绝缘框架套在凸台上时，塑封好的芯片的小钼片一侧能够与凸台的上表面平行接触；如图4所示，当半导体芯片为IGBT芯片时，还从所述IGBT半导体芯片的小钼片一侧引出一弹簧探针作为栅极，该弹簧探针插入绝缘框架的预设孔道中。

将芯片烧结品的四周与绝缘框架顶部四周粘连，以使其相对位置稳定，避免在组装过程中发生位置的变化。在本实施例中，采用胶水将芯片烧结品的四周与绝缘框架粘连，并放入通风橱中加速胶水的固化。当然，作为本实施例可选的替代方式，也可以采用其它的绝缘粘接剂代替胶水，或者，在芯片烧结品的四周和绝缘框架的相对位置设置卡扣类结构，来实现二者的稳定连接而不发生位移，总之，只要是能够将芯片烧结品与绝缘框架稳定连接而不发生位移的方式均可以被本发明所用。

IGBT模块的封装：

将相应型号的PCB板装于底座的对应位置上，再将根据工程要求或产品需要制备得到的芯片单元对应的放置于在所述凸台上，然后盖上管壳上盖，接着进行抽真空及充氮气的操作，最后进行冷压焊，即得到压接式IGBT模块，其结构示意如图5所示。

由本实施例制得的芯片烧结品，烧结层连接致密，仅存在纳米级孔洞，芯片烧结剪切强度可达26MPa，空洞率为2.3％，芯片烧结品的热阻值较现有技术中的全压式芯片(无烧结层)的热阻值下降了13.5％。

对于不同规格的管壳封装时的参数不同，例如对于3300V/1000A的管子来说，抽真空至真空度为-90KPa时，进行充氮气的操作，使得氮气压力为30～45KPa，接着以25MPa的压力进行冷压焊接；而对于3300V/1500A的管子来说，封装的操作条件则为真空度-90KPa，氮气压力40-50KPa，焊接压力20MPa。

实施例3

本实施例所提供的芯片品独立塑封的压接IGBT模块的制备方法与实施例2大致相同，其区别在仅于以下几个方面：

本实施例采用的纳米银膜的厚度为10μm，膜中纳米银的含量为70wt％，第一烧结的条件为烧结温度140℃、加压压力6MPa，第二烧结的条件为烧结温度320℃，加压压力为35MPa；优选的，在进行第一烧结和第二烧结时，均由室温以5～10℃/min的升温速率升至烧结温度，而后第一烧结时保温10～15min，第二烧结时保温20～60min。在进行塑封时，本实施例采用聚醚醚酮作为塑封模具的材料。

由本实施例制得的芯片烧结品，烧结层连接致密，仅存在纳米级孔洞，芯片烧结剪切强度可达30MPa，空洞率为2.1％，芯片烧结品的热阻值较全压式下降了13％。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (27)

1.一种芯片结构，包括，依次层叠设置的第一导电平面、第一烧结层、半导体芯片、第二烧结层及第二导电平面，其特征在于，还包括绝缘外壳；

所述绝缘外壳包覆所述第一导电平面的四周边缘、所述半导体芯片的四周边缘以及所述第二导电平面的四周边缘。

2.根据权利要求1所述的芯片结构，其特征在于，在所述第二导电平面不完全覆盖所述半导体芯片时，所述绝缘外壳还包覆所述半导体芯片的未被所述第二导电平面覆盖的部分。

3.根据权利要求1或2所述的芯片结构，其特征在于，所述绝缘外壳的材质为熔点不低于200℃的热塑性绝缘材料。

4.根据权利要求3所述的芯片结构，其特征在于，所述热塑性绝缘材料为聚醚醚酮、聚苯硫醚、聚对苯二甲酸丁二酯中的一种或多种。

5.根据权利要求1-4任一项所述的芯片结构，其特征在于，所述第一烧结层的厚度为10～60μm；和/或所述第二烧结层的厚度为10～60μm。

6.根据权利要求1-5任一项所述的芯片结构，其特征在于，所述半导体芯片的表面设置有烧结促进层。

7.根据权利要求1-6任一项所述的芯片结构，其特征在于，所述第一烧结层的材质为纳米银；和/或所述第二烧结层的材质为纳米银；和/或所述烧结促进层的材质为银。

8.根据权利要求7所述的芯片结构，其特征在于，所述纳米银的平均粒径为5～20nm。

9.根据权利要求1-8任一项所述的芯片结构，其特征在于，所述半导体芯片为IGBT芯片、MOSFET芯片、FRD芯片或SBD芯片。

10.根据权利要求1-9任一项所述的芯片结构，其特征在于，所述第一导电平面和/或所述第二导电平面为钼片。

11.一种压接式IGBT模块，包括，依次设置的盖板、芯片组件、PCB板及底座，所述芯片组件包括若干芯片单元，其特征在于，所述芯片单元包括权利要求1-10任一项所述的芯片结构、以及用于装配所述芯片结构的绝缘定位件。

12.根据权利要求11所述的压接式IGBT模块，其特征在于，所述绝缘定位件为绝缘框架，所述芯片结构嵌合于所述绝缘框架的顶部。

13.一种芯片结构的制备方法，包括：

S01、采用烧结材料将半导体芯片的两表面分别与第一导电平面、第二导电平面烧结，以形成依次层叠设置有第一导电平面、第一烧结层、半导体芯片、第二烧结层及第二导电平面的芯片烧结品；

S02、在步骤S01得到的所述芯片烧结品外部包裹绝缘外壳，以使得所述绝缘外壳包覆所述第一导电平面的四周边缘、所述半导体芯片的四周边缘以及所述第二导电平面的四周边缘。

14.根据权利要求13所述的芯片结构的制备方法，其特征在于，在所述第二导电平面无法完全覆盖所述半导体芯片时，步骤S02中，所述绝缘外壳还包覆所述半导体芯片的未被所述第二导电平面覆盖的部分。

15.根据权利要求13或14所述的芯片结构的制备方法，其特征在于，所述绝缘外壳的材质为熔点不低于200℃的热塑性绝缘材料。

16.根据权利要求15所述的芯片结构的制备方法，其特征在于，所述热塑性绝缘材料为聚醚醚酮、聚苯硫醚、聚对苯二甲酸丁二酯中的一种或多种。

17.根据权利要求13-16任一项所述的芯片结构的制备方法，其特征在于，步骤S01中所述芯片烧结品的形成方法包括：

将所述第一导电平面、所述第二导电平面分别与纳米银膜贴合，进行第一加压烧结，形成第一导电平面/银膜复合层和第二导电平面/银膜复合层；

将所述半导体芯片的两表面分别与所述第一导电平面/银膜复合层中的银膜、所述第二导电平面/银膜复合层中的银膜贴合，进行第二加压烧结。

18.根据权利要求17所述的芯片结构的制备方法，其特征在于，所述第一加压烧结的温度为110～140℃、压力为2～6MPa。

19.根据权利要求18所述的芯片结构的制备方法，其特征在于，在进行第一加压烧结时，以5～10℃/min的速率，由室温升温至110～140℃，并保温10～15min。

20.根据权利要求17-19任一项所述的芯片结构的制备方法，其特征在于，所述第二加压烧结的温度为200～320℃、压力为15～35MPa。

21.根据权利要求20所述的芯片结构的制备方法，其特征在于，进行第二加压烧结时，以5～10℃/min的速率，由室温升温至200～320℃，并保温20～60min。

22.根据权利要求17-21任一项所述的芯片结构的制备方法，其特征在于，先对所述半导体芯片的表面进行镀银处理以形成具有银镀膜的半导体芯片，再将所述具有银镀膜的半导体芯片的两表面分别与所述第一导电平面/银膜复合层中的银膜、所述第二导电平面/银膜复合层中的银膜贴合。

23.根据权利要求17-22任一项所述的芯片结构的制备方法，其特征在于，所述纳米银膜中银的质量分数为50～70％；和/或

所述纳米银膜中银的平均粒径为5～20nm；和/或

所述纳米银膜中银的纯度在99％以上。

24.根据权利要求13-23任一项所述的芯片结构的制备方法，其特征在于，所述半导体芯片为IGBT芯片、MOSFET芯片、FRD芯片或SBD芯片。

25.一种压接式IGBT模块的生产工艺，包括：

S11、将芯片结构装配于绝缘定位件上以形成芯片单元，所述芯片结构为权利要求1-10任一项所述的芯片结构或由权利要求13-24任一项所述的制备方法制得的芯片结构；

S12、将PCB板套设于底座的凸台上，再将所述芯片单元一一对应地放置于所述凸台的顶部；

S13、盖上盖板，对所述盖板及所述底座围合成的空间进行抽真空并充氮气，而后焊接。

26.根据权利要求25所述的压接式IGBT模块的生产工艺，其特征在于，所述绝缘定位件为绝缘框架，将所述芯片结构嵌合于所述绝缘框架的顶部。

27.根据权利要求26所述的压接式IGBT模块的生产工艺，其特征在于，向所述芯片结构的边沿与所述绝缘框架之间的缝隙内注入粘结剂，并固化。