CN110246762B - 金属侧壁的制备方法及器件结构 - Google Patents

金属侧壁的制备方法及器件结构 Download PDF

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Abstract

本发明提供一种金属侧壁的制备方法及器件结构,所述制备方法包括:提供一衬底,并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层,其中所述掩膜图形层暴露出部分所述金属薄膜层;以所述掩膜图形层为刻蚀掩膜,采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀,以于所述金属薄膜层中形成刻蚀沟槽,同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁;对所述金属侧壁进行掩膜去除处理,以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。

Description

金属侧壁的制备方法及器件结构
技术领域
本发明涉及器件结构设计领域,特别是涉及一种金属侧壁的制备方法及器件结构。
背景技术
在器件结构和集成电路工艺的设计中,金属线条或金属侧壁通常都是采用光刻工艺或剥离工艺(lift off)制备,故其线宽或厚度很大程度地受限于光刻精度,因此很难制备出超细的金属线条或超薄的金属侧壁(即使在光刻精度很高的情况下,也只能制备出微米级线宽的金属线条或微米级厚度的金属侧壁)。
而在某些对线宽或厚度要求较高的领域,需要实现超细金属线条或超薄金属侧壁;鉴于此,有必要设计一种新的金属侧壁的制备方法及器件结构用以解决上述技术问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种金属侧壁的制备方法及器件结构,用于解决现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
为实现上述目的及其他相关目的,本发明提供一种金属侧壁的制备方法,所述制备方法包括:
提供一衬底,并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层,其中所述掩膜图形层暴露出部分所述金属薄膜层;
以所述掩膜图形层为刻蚀掩膜,采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀,以于所述金属薄膜层中形成刻蚀沟槽,同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁;
对所述金属侧壁进行掩膜去除处理,以去除所述金属侧壁外表面的掩膜图形层。
可选地,通过调节所述离子束刻蚀工艺的刻蚀时间、离子束电压、离子束电流及/或样品台角度来调节所述金属侧壁的厚度。
可选地,所述离子束刻蚀工艺中离子束电压介于50V~500V之间,离子束电流介于50mA~500mA之间,样品台角度介于0°~70°之间。
可选地,所述金属侧壁的厚度介于1nm~500nm之间。
可选地,采用磁控溅射、电子束蒸发或蒸镀工艺形成所述金属薄膜层。
可选地,采用磁控溅射工艺形成金属铌层时,所述磁控溅射工艺在真空度小于3*10-5Pa的环境中进行。
可选地,于所述金属薄膜层的上表面形成掩膜材料层,并对所述掩膜材料层进行图形化处理以形成所述掩膜图形层。
可选地,所述金属侧壁的高度与所述掩膜图形层的高度正相关,所述金属侧壁相对于所述金属薄膜层的垂直度与形成所述掩膜图形层的光刻精度或光刻和刻蚀精度正相关。
本发明还提供了一种器件结构,所述器件结构包括:
衬底,
金属薄膜层,形成于所述衬底的上表面;
刻蚀沟槽,形成于所述金属薄膜层中;
金属侧壁,形成于所述刻蚀沟槽的侧壁表面且沿所述刻蚀沟槽的侧壁向上延伸。
可选地,所述金属侧壁的厚度介于1nm~500nm之间。
如上所述,本发明的一种金属侧壁的制备方法及器件结构,利用刻蚀过程中金属原子的再沉积,使得制备金属侧壁时其厚度不再受限于光刻精度,从而实现了通过微米级制备工艺制备出高垂直度的超薄纳米级金属侧壁,进而大大拓宽了器件设计的思路,给更多三维超导器件结构的形成提供了可能性,在超导电子学领域或其它需要利用超薄和高垂直度金属薄膜的领域具有广阔的应用前景。
附图说明
图1显示为本发明所述金属侧壁的制备方法流程图。
图2至图5显示为本发明所述金属侧壁制备方法中各步骤的结构示意图。
图6显示为采用本发明所述金属侧壁制备方法制备的超导铌侧壁的SEM图。
元件标号说明
101 衬底
102 金属薄膜层
103 掩膜材料层
104 掩膜图形层
105 刻蚀沟槽
106 金属侧壁
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
如图1所示,本实施例提供一种金属侧壁的制备方法,所述制备方法包括:
提供一衬底101,并于所述衬底101的上表面由下至上依次形成金属薄膜层102及掩膜图形层104,其中所述掩膜图形层104暴露出部分所述金属薄膜层102;
以所述掩膜图形层104为刻蚀掩膜,采用离子束刻蚀工艺对所述金属薄膜层102进行刻蚀,以于所述金属薄膜层102中形成刻蚀沟槽105,同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层104的侧壁表面形成金属侧壁106;
对所述金属侧壁106进行掩膜去除处理,以去除所述金属侧壁106外表面的掩膜图形层104。
下面请结合图1,参阅图2至图5对本实施例所述金属侧壁的制备方法一一进行详细说明。
结合图1,参阅图2和图3,提供一衬底101,并于所述衬底101的上表面由下至上依次形成金属薄膜层102及掩膜图形层104,其中所述掩膜图形层104暴露出部分所述金属薄膜层102。
作为示例,如图2所示,所述衬底101包括氮化物材料(如GaN)及氧化物材料(如SrTiO3、LaAlO3、Al2O3或MgO)中的一种;当然,其它可作为器件衬底的材料同样适用于本实施例,本实施例并不对所述衬底101的具体材质进行限制。
作为示例,如图2所示,采用磁控溅射、电子束蒸发或蒸镀工艺于所述衬底101的上表面形成所述金属薄膜层102;其中所述金属薄膜层102的材质包括但不限于金属铌、金属金或金属铂中的一种。在本实施例所述制备方法应用于制备超导器件时,通常采用磁控溅射工艺于所述衬底101的上表面形成金属铌层,其中所述磁控溅射工艺在真空度小于3*10- 5Pa的环境中进行,以使形成的金属铌层具有良好的超导特性,从而使最终制备出的所述金属侧壁106具有良好的超导特性。
具体的,所述金属薄膜层102的厚度大于等于30nm,以确保后续形成的刻蚀沟槽105的深度大于等于20nm,从而稳定地制备出高质量的所述金属侧壁106。
作为示例,如图2和图3所示,于所述金属薄膜层102的上表面形成掩膜材料层103,并对所述掩膜材料层103进行图形化处理以形成所述掩膜图形层;其中在所述掩膜材料层103为光刻胶时,对所述掩膜材料层103进行曝光显影以形成所述掩膜图形层104;在所述掩膜材料层103为其它掩膜材料(如氧化物或氮化物等)时,先于所述掩膜材料层103的上表面形成光刻胶层,并对光刻胶层进行曝光显影,之后以曝光显影后的光刻胶层作为掩膜对所述掩膜材料层103进行刻蚀以形成所述掩膜图形层104。
具体的,在所述掩膜材料层103为光刻胶时,所述金属侧壁106相对于所述金属薄膜层102的垂直度与形成所述掩膜图形层104的光刻精度正相关;在所述掩膜材料层103为其它掩膜材料时,所述金属侧壁106相对于所述金属薄膜层102的垂直度与形成所述掩膜图形层104的光刻精度和刻蚀精度正相关;即形成所述掩膜图形层104的光刻精度或光刻和刻蚀精度越高,形成所述刻蚀沟槽105的侧壁边缘越规则,其相对于所述金属薄膜层102的垂直度越接近90度,依附于其侧壁形成的所述金属侧壁106相对于所述金属薄膜层102的垂直度也越接近90度;反之形成所述掩膜图形层104的光刻精度或光刻和刻蚀精度越低,形成所述刻蚀沟槽105的侧壁边缘越不规则,甚至会出现倒塌,其相对于所述金属薄膜层102的垂直度会偏离90度,依附于其侧壁形成的所述金属侧壁106相对于所述金属薄膜层102的垂直度也会偏离90度;而为了使所述金属侧壁106相对于所述金属薄膜层102具有较高的垂直度,需通过提高光刻精度以保证形成的所述掩膜图形层104相对于所述金属薄膜层102具有较高的垂直度,在采用光刻和刻蚀形成所述掩膜图形层104时,为了最大程度地保证形成的所述掩膜图形层104相对于所述金属薄膜层102具有较高的垂直度,还需提高刻蚀精度。
具体的,所述金属侧壁106的高度与所述掩膜图形层104的高度正相关,即所述掩膜图形层104的高度越高,后续形成的所述金属侧壁106的高度越高;反之所述掩膜图形层104的高度越低,后续形成的所述金属侧壁106的高度越低;而所述掩膜图形层104的高度则根据实际需要进行设定,即在具体应用中,可根据实际需要的所述金属侧壁106的高度来设定此步骤中掩膜图形层104的高度,也即掩膜材料层103的高度,本实施例并不对所述掩膜图形层104的具体高度进行限制。需要注意的是,由于所述掩膜图形层104的高度会影响到所述金属侧壁106的高度,故为了保证最终制备的所述金属侧壁106的高度一致性,需注意形成掩膜材料层103时的表面均匀性。
结合图1,参阅图4,以所述掩膜图形层104为刻蚀掩膜,采用离子束刻蚀工艺对所述金属薄膜层102进行刻蚀,以于所述金属薄膜层102中形成刻蚀沟槽105,同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层104的侧壁表面形成金属侧壁106。具体过程为被刻蚀离子(如Ar离子)轰击出来的金属原子重新附着在所述掩膜图形层104及所述刻蚀沟槽105的侧壁表面,随着刻蚀的继续进行,自然生长出一层超薄的所述金属侧壁106。
作为示例,所述离子束刻蚀工艺中采用Ar离子对所述金属薄膜层102进行刻蚀,以确保刻蚀过程为Ar离子与金属原子不发生反应,从而通过离子束的能量转移实现对所述金属薄膜层102的刻蚀。而为了稳定地制备出高质量的所述金属侧壁106,所述刻蚀沟槽105的深度大于等于20nm。需要注意的是,为了保证后续形成所述金属侧壁106的完整性,即避免其在掩膜去除处理时被带走,通常所述刻蚀沟槽105的宽度一般小于等于20um。
作为示例,通过调节所述离子束刻蚀工艺的刻蚀时间、离子束电压、离子束电流及/或样品台角度来调节所述金属侧壁106的厚度;其中通过调节离子束电压及/或离子束电流来改变离子束功率,从而调控刻蚀速率,以对相同时间内制备的所述金属侧壁106的厚度进行调控;其中通过调节样品台角度来调控刻蚀速率和再沉积角度,从而对相同时间内制备的所述金属侧壁106的厚度进行调控;其中刻蚀时间和刻蚀速率共同决定了最终所述金属侧壁106的厚度,而在刻蚀速率确定时,根据实际需要的厚度对刻蚀时间进行设定。具体的,本实施例所述离子束刻蚀工艺中离子束电压介于50V~500V之间,离子束电流介于50mA~500mA之间,样品台角度介于0°~70°之间,而在上述离子束刻蚀工艺条件下形成的所述金属侧壁106的厚度介于1nm~500nm之间。需要注意的是,本实施例所述金属侧壁106的厚度介于1nm~500nm之间所包含的数值范围包括端点值1nm和500nm。
结合图1,参阅图5,对所述金属侧壁106进行掩膜去除处理,以去除所述金属侧壁106外表面的掩膜图形层104。
作为示例,在所述掩膜图形层104为光刻胶时,采用灰化去胶工艺及超声去胶工艺依次对所述金属侧壁106进行掩膜去除处理;其中所述灰化去胶工艺中灰化功率介于30W~500W之间,所述超声去胶工艺包括NMP超声去胶及IPA超声去胶;当然也可以采用ACE超声去胶代替NMP超声去胶。本实施例通过先采用灰化去胶工艺对所述掩膜图形层104进行去除,之后再采用NMP超声去胶及IPA超声去胶对所述掩膜图形层104进行去除,实现完整、干净去胶的同时,更实现了快速去胶。在所述掩膜图形层104为其它掩膜材料(如氧化物或氮化物等)时,则可采用化学刻蚀工艺进行掩膜去除处理,本实施例并不对具体的掩膜去除方法进行限制。
如图5所示,本实施例还提供了一种通过上述所述制备方法制备的所述器件结构,所述器件结构包括:
衬底101,
金属薄膜层102,形成于所述衬底101的上表面;
刻蚀沟槽105,形成于所述金属薄膜层102中;
金属侧壁106,形成于所述刻蚀沟槽105的侧壁表面且沿所述刻蚀沟槽105的侧壁向上延伸。
需要注意的是,本实施例所述金属侧壁106在具体器件结构中即可作为超薄金属侧壁使用,也可作为超细金属线条使用,本实施例并不对其具体使用进行限制。
作为示例,如图5所示,所述衬底101包括氮化物材料(如GaN)及氧化物材料(如SrTiO3、LaAlO3、Al2O3或MgO)中的一种;当然,其它可作为器件衬底的材料同样适用于本实施例,本实施例并不对所述衬底101的具体材质进行限制。
作为示例,如图5所示,所述金属薄膜层102的厚度大于等于30nm,以确保后续形成的刻蚀沟槽105的深度大于等于20nm,从而稳定地制备出高质量的所述金属侧壁106;其中所述金属薄膜层102的材质包括但不限于金属铌、金属金或金属铂中的一种。
作为示例,如图5所示,所述刻蚀沟槽105的深度大于等于20nm,以稳定地制备出高质量的所述金属侧壁106。需要注意的是,为了保证后续形成所述金属侧壁106的完整性,即避免其在掩膜去除处理时被带走,通常所述刻蚀沟槽105的宽度一般小于等于20um。
作为示例,如图5所示,所述金属侧壁106的厚度介于1nm~500nm之间。需要注意的是,本实施例所述金属侧壁106的厚度介于1nm~500nm之间所包含的数值范围包括端点值1nm和500nm。
图6显示为采用本实施例所述制备方法于边长为1um的刻蚀沟槽侧壁表面形成超导铌侧壁的SEM图,从图6中可以看出,在边长为1um的刻蚀沟槽侧壁上方形成了高度约为700nm~800nm、厚度约为10nm~40nm的超导铌侧壁;也就是说,通过本实施例所述制备方法,实现了在微米工艺中制备出纳米级的超薄铌侧壁,且该超薄铌侧壁具有较好的垂直度。而且通过本实施例所述制备方法制备的所述超导器件结构可直接应用在超导电子学领域需要实现很薄的超导连接的地方,如应用于超导数字电路工艺中,用超薄铌侧壁取代传统超导层之间连接的vias通孔结构,能够有效减小层间连接占据的面积,从而进一步提升集成度;或应用于nano-SQUID中,其中所述超导铌侧壁可作为Dayam桥结的constraint部分,从而进一步减小桥结和nano-SQUID的环路面积,提高SQUID灵敏度。
综上所述,本发明的一种金属侧壁的制备方法及器件结构,利用刻蚀过程中金属原子的再沉积,使得制备金属侧壁时其厚度不再受限于光刻精度,从而实现了通过微米级制备工艺制备出高垂直度的超薄纳米级金属侧壁,进而大大拓宽了器件设计的思路,给更多三维超导器件结构的形成提供了可能性,在超导电子学领域或其它需要利用超薄和高垂直度金属薄膜的领域具有广阔的应用前景。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种金属侧壁的制备方法,其特征在于,所述制备方法包括:
提供一衬底,并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层,其中所述掩膜图形层暴露出部分所述金属薄膜层,所述金属薄膜层的厚度大于等于30nm;
以所述掩膜图形层为刻蚀掩膜,采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀,以于所述金属薄膜层中形成刻蚀沟槽,同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁;其中所述刻蚀沟槽的宽度小于等于20μm,通过调节所述离子束刻蚀工艺的刻蚀时间、离子束电压、离子束电流及/或样品台角度来调节所述金属侧壁的厚度;
对所述金属侧壁进行掩膜去除处理,以去除所述金属侧壁外表面的掩膜图形层。
2.根据权利要求1所述的金属侧壁的制备方法,其特征在于,所述离子束刻蚀工艺中离子束电压介于50V~500V之间,离子束电流介于50mA~500mA之间,样品台角度介于0°~70°之间。
3.根据权利要求2所述的金属侧壁的制备方法,其特征在于,所述金属侧壁的厚度介于1nm~500nm之间。
4.根据权利要求1所述的金属侧壁的制备方法,其特征在于,采用磁控溅射、电子束蒸发或蒸镀工艺形成所述金属薄膜层。
5.根据权利要求4所述的金属侧壁的制备方法,其特征在于,采用磁控溅射工艺形成金属铌层时,所述磁控溅射工艺在真空度小于3*10-5Pa的环境中进行。
6.根据权利要求1所述的金属侧壁的制备方法,其特征在于,于所述金属薄膜层的上表面形成掩膜材料层,并对所述掩膜材料层进行图形化处理以形成所述掩膜图形层。
7.根据权利要求1或6所述的金属侧壁的制备方法,其特征在于,所述金属侧壁的高度与所述掩膜图形层的高度正相关,所述金属侧壁相对于所述金属薄膜层的垂直度与形成所述掩膜图形层的光刻精度或光刻和刻蚀精度正相关。
8.一种采用如权利要求1-7任一项所述金属侧壁的制备方法形成的具有金属侧壁的器件结构,其特征在于,所述器件结构包括:
衬底,
金属薄膜层,形成于所述衬底的上表面;
刻蚀沟槽,形成于所述金属薄膜层中;
金属侧壁,形成于所述刻蚀沟槽的侧壁表面且沿所述刻蚀沟槽的侧壁向上延伸;
其中,所述金属薄膜层的厚度大于等于30nm,所述刻蚀沟槽的宽度小于等于20μm。
9.根据权利要求8所述的器件结构,其特征在于,所述金属侧壁的厚度介于1nm~500nm之间。
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CN111682096B (zh) * 2020-05-12 2022-06-21 中国科学院上海微系统与信息技术研究所 一种平面超导纳米桥结的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59115541A (ja) * 1982-12-22 1984-07-04 Toshiba Corp 半導体装置の製造方法
CN1130263A (zh) * 1995-02-28 1996-09-04 中国科学技术大学 一种量子线超微细图形的制作方法
JPH1022274A (ja) * 1996-07-08 1998-01-23 Fujitsu Ltd エッチング方法及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59115541A (ja) * 1982-12-22 1984-07-04 Toshiba Corp 半導体装置の製造方法
CN1130263A (zh) * 1995-02-28 1996-09-04 中国科学技术大学 一种量子线超微细图形的制作方法
JPH1022274A (ja) * 1996-07-08 1998-01-23 Fujitsu Ltd エッチング方法及び半導体装置の製造方法

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