CN110224951A - 总线驱动器电路 - Google Patents

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Abstract

本发明涉及一种方法，根据一个实施例，该方法包括：接收发射信号并通过驱控具有多个开关的发射机的输出级将发射信号转换成相应的总线信号。在此，对输出级的驱控取决于影响输出级的开关的开关行为的参数组。该方法还包括：将总线信号转换为相应的接收信号，其中，接收信号中的边沿相对于发射信号中的相应边沿延迟一个环路延迟；确定该环路延迟的测量值；以及修改参数组，以匹配该环路延迟。此外，本发明还涉及一种相应的总线驱动器。

Description

总线驱动器电路
技术领域
本发明涉及数据总线的领域，特别是总线节点和总线驱动器电路。
背景技术
数据总线用于两个或多个电子设备之间的数字通信。连接到总线的设备通常称为总线节点。通常，术语“总线”常常是指一种通信系统，其包括总线硬件的规范和通信协议，总线节点根据该通信协议进行通信。许多数据总线都是标准化的，其中，不同工业领域的总线标准不同。例如，CAN(控制器区局域网络)，LIN(内部互联网络)和FlexRay广泛用于汽车工业。在消费电子领域，USB(通用串行总线)被广泛使用。
总线节点(即，与总线连接的电子设备)通常包括总线接口(例如，电子电路)，其控制到总线的实际数据传输，以及根据相应的总线标准实现从总线接收数据。总线接口可以包括用于实现物理层数据传输的总线驱动器电路(例如，已知的OSI模型的层1)。总线驱动器必须在至一条总线(或多条总线)的物理连接上提供定义的状态。例如，总线驱动器产生定义的第一电压电平(例如，0伏特)以在总线上传输二进制“0”以及产生定义的第二电压电平(例如，12伏特)以在总线上传输二进制“1”。
在许多标准化总线中，总线驱动器可以占据至少一个“高阻抗”状态，以避免在不同总线节点在总线上产生冲突电压电平时出现问题。有时使用三态总线驱动器。然而，许多标准化总线仅使用两种状态(以表示二进制“0”和“1”)，其中在一种状态(例如，二进制“1”)中，电压电平(例如，12伏)通过电阻器施加到一条总线(或多条总线)上。这种情况被称为“隐性”或“空闲”。第二状态(例如，二进制“0”)被称为“显性”或“活跃”，因为在该状态下，电压电平(例如，0伏)经由低电阻电流路径(例如，闭合的半导体开关)施加到总线。在总线节点通过在总线上强制施加0伏电压电平而产生“显性”(“活跃”)状态的情况下，所有同时产生“空闲”状态的其他总线节点被覆写(overridden)。其输出受到上述电阻器的保护。在下文中，仅使用术语“隐性”和“显性”来描述总线驱动器输出处的状态。
在所有总线系统中，总线节点(也就是它们的总线驱动器电路)必须能够产生隐性状态和显性状态，以实现无冲突通信。例如，在LIN或CAN系统中，隐性状态代表二进制“1”，其中显性状态代表二进制“0”。在FlexRay或USB系统中，隐性状态通常被称为“空闲”并且代表不通信的时段。虽然这种隐性空闲状态未被分配数据位(在FlexRay和USB系统中，“1”和“0”都是显性状态)，但是在相应的总线标准中规定了从显性状态到隐性状态的转换。例如，转换必须满足标准中规定的时序要求。
总线驱动器电路通常包括一个或多个半导体开关，其被设计为将一条总线(或多条总线)与供电电位或地电位(通过电阻器或低阻抗地)连接和断开。然而，一条总线(多条总线)也可能具有显著的电阻，特别是具有对显性和隐性状态之间的切换时间产生影响的电容。因此，切换时间不仅取决于驱动器电路的特性，还取决于所连接的总线的特性。如果需要高数据速率，则缓慢过渡到隐性状态可能是有问题的。此外，在各个总线节点处可能发生反射，其与另一个总线节点处的输出信号产生干扰。在从显性状态到隐性状态的转换期间也可能发生不希望的振荡。
发明内容
在此描述了一种方法，根据一个实施例，该方法包括：接收发射信号并通过驱控具有多个开关的发射机的输出级将发射信号转换成相应的总线信号。在此，输出级的驱控取决于影响输出级的开关的开关行为的参数组。该方法还包括：将总线信号转换为相应的接收信号，其中接收信号中的边沿相对于发射信号中的相应的边沿延迟一个环路延迟，确定环路延迟的测量值；并修改参数组，以匹配环路延迟。
此外，还描述了一种总线驱动器。根据一个实施例，总线驱动器具有：至少一个第一电路节点，用于连接在至少一条总线上；以及发射机，其具有带有多个开关的输出级。发射机被设计为，接收发射信号，通过驱控输出级将发射信号转换为相应的总线信号，以及将总线信号输出给至少一个第一电路节点。输出级的驱控取决于一参数组，该参数组影响输出级的开关的开关行为。总线驱动器还具有接收机，其被设计为将总线信号转换为接收信号，其中在接收信号中的边沿相对于发射信号中的相应的边沿延迟一个环路延迟。一控制电路与发射机和接收机耦合，该控制电路被设计为，确定环路延迟的测量值并改变参数组，以匹配环路延迟。
附图说明
下面参考附图更详细地解释实施例。附图不一定按比例绘制，并且实施例不仅限于所示的方面。相反，基于实施例示出的原理受到重视。图中示出：
图1示出了用于LIN总线系统(图a)，CAN总线系统(图b)和FlexRay总线系统(图c)的总线驱动器电路的简化示例。
图2示出了图1所示示例的发射信号和相应总线电压的相应信号曲线。
图3示出了用于LIN总线的改进的总线驱动器电路(图(a))和相关信号曲线(图(b))的示例。
图4示出了CAN总线的改进的总线驱动器电路(图(a))和相关信号曲线(图(b))的示例。
图5示出了由多个并联连接的晶体管单元实现电子开关的示例(图(a))以及用于驱控各个晶体管单元的相关信号曲线(图(b))。
图6示出了具有多个总线节点的总线系统的示例。
图7示出了具有发射机和接收机的总线驱动器电路的简单实现的示例。
图8包含用于解释图7的总线驱动器电路的功能的若干时序图。
图9包含用于说明可能对总线驱动器的环路延迟(环路延迟)产生不利影响的两种效应(振荡和反射)的时序图。
图10是用于说明根据图4的驱动器电路从显性状态到隐性状态的转换的图。
图11示出了改进的总线驱动器的实施例。
图12是示出用于总线驱动器的方法的示例的流程图。
具体实施方式
图1示出了与相关总线耦合的总线驱动器电路的不同示例。在图1中，图(a)示出了LIN总线驱动器，图(b)示出了CAN总线驱动器，图(c)示出了FlexRay总线驱动器。根据图1的图(a)的LIN总线驱动器基本上包括晶体管T1和电阻器RO(输出电阻器)。晶体管T1和电阻器RO的负载电流路径(例如，MOSFET的情况中的漏极-源极路径)串联连接。晶体管T1的负载电流路径连接在处于参考电位(例如，地电位)的电路节点GND和与总线连接的输出节点LIN之间。电阻器RO用作上拉电阻器并连接在输出节点LIN和供电节点SUP之间，电源电压VDD施加到供电节点SUP。二极管(未示出)或其他电路可以与输出节点LIN和供电节点SUP之间的电阻器RO串联连接。总线可以具有(寄生)电容，其由图1的图(a)中所示的电容器CBUS表示。控制电极(例如，MOSFET情况中的栅极电极)通过栅极驱动器电路X1驱控，栅极驱动器电路X1设计为将二进制(导通/截止)控制信号转换成适于驱控晶体管的栅极信号，以导通和截止晶体管。
如图1的图(a)所示，施加到总线的电压电平VBUS(相对于参考电位)约为0伏(即参考电位，忽略晶体管T1导通时晶体管两端的电压降)或等于电源电压VDD(例如12伏)。当晶体管T1导通时，它通过在输出节点LIN和参考电位(地电位GND)之间提供低电阻电流路径，主动将总线电压VBUS拉到地电位(0伏)。因此，约0伏的总线电压VBUS是分配有“0”位的显性状态。当前LIN标准要求总线电压电平小于电源电压的20％以发信号通知“0”位，并且总线电压大于电源电压VDD的80％以发信号通知“1”位。当晶体管T1截止时，总线电压VBUS被电阻器RO拉到电源电压VDD。总线驱动器(实际上是总线驱动器的输出级)具有高输出阻抗的这种状态是隐性状态。总线驱动器的输出电压电平可以通过其他总线节点覆写(overridden)。
图2的图(a)包括二进制控制信号STX的时间图和由图1的图(a)示出的示例的产生的总线电压VBUS。在所示的示例中，控制信号在时间点t0从高电平(二进制“1”)变为低电平(二进制“0”)。栅极驱动器产生栅极信号以导通晶体管T1，并且因此总线电压VBUS迅速下降到约0伏(参考电位)。总线电压的下降时间(fall time)基本上由晶体管T1的切换时间决定。在时间点t1，控制信号STX返回到高电平，并且栅极驱动器X1产生使晶体管T1截止的栅极信号。结果，总线电压VBUS上升到大约VDD(电源电压)。上升时间(rise time)主要由电阻器RO的电阻和电容CBUS确定，该电容必须通过电阻器RO充电。由于总线也可以具有寄生电感，取决于实际实现，总线电容CBUS可能有助于(寄生)谐振电路(resonance circuit)并且可能发生瞬态振荡(振铃ringing)(参见图2的图(a)中的虚线)。从显性(低电平)到隐性(高电平)状态的转换时间主要通过外部参数确定，并且与晶体管T1的切换时间无关。
图1的图(b)示出了CAN总线驱动器。其类似于图1的图(a)中的LIN总线驱动器进行工作，但是在CAN系统中，总线电压由差分信号示出。因此，使用两条总线，它们与CAN总线驱动器的输出节点CANH和CANL连接。数据传输不一定需要地线。总线驱动器电路基本上包括两个晶体管T1和T2，以及电阻器RO(输出电阻器)。电阻器RO连接在输出节点CANL和CANH之间。晶体管T1的负载电流路径连接在地节点GND(参考电位)和输出节点CANL之间，而晶体管T2的负载电流路径连接在输出节点CANH和供电节点SUP之间，在该供电节点上施加电源电压。二极管(未示出)或其他电路可以与输出节点CANH和供电节点SUP之间的电阻器串联连接。总线具有(寄生)电容，其在图1的图(b)中通过电容器CBUS表示。
控制电极(例如，MOSFET情况中的栅极电极)由栅极控制电路X1和X2驱控。这些栅极控制电路被设计成，将二进制控制信号转换成适合于驱控晶体管T1和T2的栅极信号，以导通和截止晶体管T1和T2。可替换地，取决于相应的实施方案，共用栅极驱动器电路可用于晶体管T1和T2。当晶体管T1和T2都截止时，施加在总线之间的(差分)电压VBUS约为0伏，或者当晶体管T1和T2都导通时，等于电源电压VDD(例如，5伏或12伏)。晶体管T1，T2都可以基本同步地切换。
当晶体管T1导通时，通过在输出节点CANH和施加电源电压VDD的节点之间提供低电阻电流路径，该晶体管主动地将输出节点CANH的电位拉到电源电位VDD。此外，当晶体管T2导通时，通过在输出节点CANL和接地节点GND之间提供低电阻电流路径，该晶体管主动将输出节点CANL的电位拉到参考电位(0伏)。结果，总线电压VBUS在理论上近似等于电源电压VDD。实际上，由于反极性保护二极管(未示出)和H桥的晶体管上的电压降低，总线电压VBUS通常低于电源电压VDD，并且大约在2到5伏之间。该状态是显性状态并且表示二进制(逻辑)“0”。当晶体管T1和T截止时，输出节点CANL和CANH与接地节点GND和供电节点隔离，并且电容CBUS通过电阻器RO放电。在稳定状态下，电容CBUS被放电，这导致总线电压VBUS基本上为0伏。该状态是隐性状态并表示二进制(逻辑)“1”。
在图2中，图(b)包含二进制控制信号STX的时序图和用于CAN总线的产生的总线电压VBUS。在时间点t0，控制信号从高电平(二进制“1”)变为低电平(二进制“0”)。栅极驱动器产生栅极信号以导通晶体管T1和T2，因此总线电压VBUS相对快速地升高到(理论上)电源电压VDD。总线电压VBUS的上升时间基本上通过晶体管T1和T2的切换速度决定。在时间点t1，控制信号STX变回高电平，并且栅极驱动器产生栅极信号以截止晶体管T1和T2。因此，总线电压VBUS下降到大约0伏(即，参考/地电位)。下降时间基本上通过电阻器RO的电阻和电容CBUS确定，该电容必须通过电阻器RO放电。取决于实际实现，总线电容可以有助于(寄生)谐振电路(例如，与线路电感一起)并且可以发生瞬态振荡(振铃ringing)(参见图2的图(b)中的虚线)。因此，从显性状态(控制信号STX的低电平)到隐性状态(控制信号STX的高电平)的转换时间基本上通过外部参数确定，并且不仅取决于晶体管T0和T1的切换时间。
图1的图(c)示出了FlexRay总线驱动器，其以与图1的图(b)中的CAN总线驱动器类似的方式工作。总线电压VBUS在FlexRay系统中也是差分信号。与图1的图(b)的CAN总线驱动器不同，FlexRay总线驱动器被实现为由四个晶体管T1，T2，T3和T4形成的晶体管H桥。晶体管T1和T2形成第一晶体管半桥，其中晶体管T1和T2的公共电路节点称为输出节点BP。晶体管T3和T4形成第二晶体管半桥，其中晶体管T1和T2的公共电路节点称为输出节点BM。两个半桥连接在供电节点和接地节点GND之间，其中供电节点被提供有电源电压VDD。晶体管T2和T4是高侧开关，晶体管T1和T3是低侧开关，并且两个输出节点BP和BM通过输出电阻器RO连接。当所有晶体管T1至T4都截止时，总线驱动器处于隐性(空闲)状态。在第一个显性(活跃)状态中，低侧晶体管T1和高侧晶体管T4导通，而其他两个晶体管截止，以使得作为结果，总线电压VBUS是正的并(理论上)等于电源电压+VDD。在第二显性(活跃)状态中，低侧晶体管T3和高侧晶体管T2被导通，而其他两个晶体管截止，以使得作为结果，总线电压VBUS为负并且(理论上)等于逆供电电压-VDD。第一个显性状态代表二进制“1”，而第二个显性状态代表二进制“0”。实际上，由于反向极性保护二极管(未示出)和H桥的晶体管上的电压下降，总线电压VBUS的数值低于电源电压VDD；在5V的电源电压时，总线电压VBUS在该显性状态中可以约为±1.2V。
两条总线与输出节点BP和BM连接。这两条总线具有由电容器CBUS表示的(寄生)电容(类似于图1的图(b)，但未在图(c)中示出)。在本示例中，四个栅极驱动器电路X1至X4被分配给四个晶体管T1至T4，其中，每个栅极驱动器电路都接收控制信号STX(或其转化的版本)。栅极驱动器电路X1至X4的输入端可以被消隐，例如，通过使用如图2的图(c)中的使能信号SEN。图2在图(c)中示出了控制信号STX和使能信号SEN的时序图。当使能信号SEN处于高电平时，所有晶体管T1至T4都截止，并且输出电阻器RO两端的总线电压近似为零伏。因此，总线驱动器处于隐性(空闲)状态。当使能信号SEN变为低电平时，总线驱动器变为显性(活跃)状态。根据控制信号STX的值，晶体管T2和T3导通(T1和T4截止)或晶体管T1和T4导通(T2和T3截止)。
在从一个显性状态变为另一个显性状态时(例如，当STX从“0”变为“1”(或反之亦然)，而SEN为“0”时)，转换时间主要取决于H桥晶体管的切换时间。然而，当从显性状态变为隐性状态时(参见
图2的图(c)中的时间点t1)，总线电容CBUS经由输出电阻器RO放电。转换相对较慢，并且取决于外部参数，而不仅取决于H桥本身的参数(切换时间)。取决于实际实现，总线电容CBUS可以有助于(寄生)谐振电路，并且类似于先前的示例(LIN和CAN总线)，可以发生瞬态振荡(振铃ringing)(参见图2图表(c)中的虚线)。
已经描述了用于不同总线标准(LIN，CAN，FlexRay)的若干不同总线驱动器电路，总结了这些总线驱动器电路的一些一般方面。总线驱动器电路具有(至少)两个电路节点。第一电路节点(参见图1，图(a)中的输出节点LIN，图(b)中的输出节点CANL和图(c)中的输出节点BP)设计为，与总线(例如CAN总线)耦合。总线引起第一和第二电路节点(参件图1，在图(a)中的供电节点SUP，在图(b)中的输出节点CANH和在图(c)中输出节点BM)之间的总线电容器CBUS。应当注意，尽管在图(a)中示出了在输出节点LIN和接地节点之间的总线电容CBUS，但是在输出节点LIN和供电节点SUP之间存在等效的总线电容。
总线驱动器还包括具有电子开关的开关电路(switching circuit)，该开关电路与第一电路节点耦合，并且被设计为当控制信号指示出显性状态时在第一和第二电路节点之间施加输出电压VBUS并因此对总线电容CBUS充电。该控制信号在图2的图(a)(LIN)和图(b)(CAN)中被称为STX，并且在图2的图(c)(FlexRay)中被称为SEN。输出电压在图(b)和(c)(CAN或FlexRay)中表示为VBUS。在图1的图(a)(LIN)中，在第一节点(输出节点LIN)和第二节点(供电节点SUP)之间的输出电压将等于VDD-VBUS。此外，总线驱动器包括放电电路(dischargecircuit)，该放电电路包括至少一个电阻器RO(以及可选地包括其他电路组件)。放电电路连接在第一和第二电路节点之间，并且设计为成当控制信号指示隐性状态时允许总线电容CBUS经由电阻器RO放电。放电电路(或其部分)也可以用作电气终端(总线终端)。在本示例中，电阻器RO也可以被认为是对总线终端的电阻。
换句话说，总线驱动器具有两个电路节点，在这两个电路节点之间在显性状态下通过电子开关(例如，晶体管T1，T2)施加定义的输出电压，从而对两个电路节点之间的(寄生)电容充电。在隐性状态中，所述的电容可以通过放电电路(例如，电阻器RO)放电。作为进一步的一般性评论，可以说从显性状态到隐性状态的转换时间基本上由总线电容和放电网络的参数一同确定，而不仅仅通过电子开关的特性(及其驱控)来确定。总线电容以及输出电阻RO是这样的参数，其被给定(例如，通过总线的长度和总线用户的数量)并且不能简单地改变。因此，从显性状态到隐性状态的转换时间取决于例如总线驱动器电路外部的参数，并且例如在长总线的情况下，进入隐性状态的转换时间可以相对较长，并且会出现振荡。
图3在图(a)中包含用于LIN总线节点的改进的总线驱动器电路的示例。该电路与图1(a)的相应电路相同，然而其具有一个额外的晶体管T2，其负载电流路径(例如MOSFET情况中的漏源电流路径)并联连接到电阻器RO(放电网络)。通过导通低侧晶体管T1(当晶体管T2截止时)，输出节点LIN被主动下拉到大约地电位，因此供电节点SUP和输出节点LIN之间的电压被设置到大约等于电源电压VDD的电压。由于电压VDD-VBUS主动施加在节点SUP和LIN之间，因此该状态是显性状态。为了转换到隐性状态，晶体管T1截止，因此输出电压不再主动地施加到输出节点LIN。因此，存储在总线电容CBUS中的电荷可以通过电阻器RO放电。在该放电的时间周期(转换时间周期)，晶体管T2被暂时地驱控，使得其(至少部分地)导通。因此，晶体管T2临时提供与电阻器RO并联的电流路径，这可以显著加速放电过程。晶体管T2可以被认为是可控电阻器，其可以在转换时间周期(从显性状态到隐性状态)期间连续变化。
图3的图(b)包含输出信号VDD-VBUS的，相关的二进制控制信号STX的和辅助控制信号SA的时序图，其中，晶体管T1相应于该二进制控制信号通过栅极驱动器X1驱控，并且晶体管T2相应于该辅助控制信号通过栅极驱动器X1驱控。在时间点t0，二进制控制信号STX从高电平变为低电平，并因此指示出到显性状态中的转换。栅极驱动器X1产生栅极信号以导通晶体管T1，并因此在供电节点SUP和输出节点LIN之间施加电压VDD(也就是说，电压VDD通过电阻器RO下降)。在时间点t1，二进制控制信号STX从低电平变为高电平，并因此指示出到隐性状态中的转换。因此，栅极驱动器X1产生栅极信号以截止晶体管T1，并且电容CBUS通过电阻器RO放电。在同一时间点t1，辅助控制信号SA从高电平变为低电平，以(通过栅极驱动器X2)暂时激活晶体管T2。晶体管T2与电阻器RO并联地临时提供额外的电流路径，电容CBUS可以通过该路径放电。在短时间间隔t2-t1之后(即，在时间点t2)，信号SA返回到高电平并且晶体管T2再次截止。电容CBUS可以继续经由电阻器RO放电，直到在时间点t3达到稳定状态。栅极驱动器X2可以被设计为控制晶体管T2例如进入到中间(也就是部分)导通状态(即，定义的电阻)，而晶体管T2并不完全导通。然而，附加的电流路径暂时(即，在时间点t1和t2之间)减小有效电阻，增加电流以使总线电容CBUS放电，导致从显性状态到隐性状态的显著更短的转换时间(t3-t1)。时间间隔t2-t1可以是固定的时间周期。可替换地，当检测到指示隐性状态的总线电压电平时，晶体管T2在时间点t2时的截止也可以由存在于总线节点中的接收机电路触发(图中未示出，但存在于总线收发器电路中)。
图4的图(a)和(b)示出了用于CAN总线节点的改进的总线驱动器的其他示例。电路拓扑结构与图1(c)中的相同，但是，CAN运行中H桥的晶体管的驱控是不同的。H桥由两个半桥构成，每个半桥具有高侧晶体管T2或T4以及低侧晶体管T1或T3。第一半桥(T1和T2)的中心抽头形成第一输出节点CANL，第二半桥(T3和T4)的中心抽头形成第二输出节点CANH。总线电压VBUS是节点CANH和CANL之间的电压。在显性状态中，晶体管T1和T4导通，其中电压(近似)等于电源电压VDD作为总线电压VBUS施加在节点CANH和CANL之间。在隐性状态下，所有晶体管T1至T4都截止。晶体管T1至T4中的每一个都分配有一个用于根据控制信号STX生成合适的栅极信号的栅极驱动器电路X1至X4。“主晶体管”T1和T4根据二进制控制信号STX切换，而“辅助晶体管”T2和T3根据辅助控制信号SA控制。现在将参考图4(b)的时序图解释总线驱动器电路的功能和运行。
图4的图(b)包括示意性的时序图，其示出了二进制控制信号STX和SA，四个晶体管负载电流路径的产生的电阻RT1，RT2，RT3和RT4以及产生的差分输出电压VBUS。在时间点t0，二进制控制信号STX从高电平变为低电平，从而指示出到显性状态的转换。类似地，栅极驱动器X1和X4产生栅极信号以导通晶体管T1和T4，从而在输出节点CANH和CANL之间施加电压VDD(即，电压VDD通过电阻器RO下降)。在显性状态期间，晶体管T2和T3截止。总线电压VBUS上升时，电阻值RT1和RT4从最大值(实际上非导通断开状态)下降到最小值(导通状态)。
在时间点t1，二进制控制信号STX从低电平变为高电平，因此指示出到隐性状态的转换。相应地，驱动器X1和X4截止晶体管T1和T4，并且电阻值RT1和RT4再次上升到最大电阻(截止状态)。因此，电容CBUS可以通过电阻器RO放电。在同一时间点t1，辅助控制信号SA从高电平变为低电平，以(借助于栅极驱动器X2和X3)暂时激活晶体管T2和T3。晶体管T2和T3临时提供电容CBUS可以通过其放电的附加电流路径。在短时间间隔t2-t1之后(即，在时间点t2)，信号SA返回到高电平，并且晶体管T2和T3再次截止。电容CBUS可以经由电阻器RO继续放电，直到在时间点t3达到稳定状态。栅极驱动器X2和X3可以被设计为驱控相关的晶体管，使得晶体管占据中间(即，部分)导通状态(即，定义的电阻)，而晶体管并不完全导通。晶体管T2和T3在时间上的电阻值RT2和RT3也在图4的图(b)中示出。
附加电流路径暂时(也就是在时间点t1和t2之间)减小有效电阻并且增加电流以使总线电容CBUS放电，这导致从显性状态到隐性状态的显著更短的转换时间(t3-t1)。时间间隔t2-t1可以是固定的时间周期。可替换地，截止时间点t2也可以由接收机电路(图中未示出，但存在于总线收发器电路中)通过检测指示隐性状态的总线电压电平来检测。
对于FlexRay系统，总线驱动器具有与CAN系统相同的拓扑结构(参见图4的图(a))，但在FlexRay系统中，两种不同的转换是可能的，即从显性“0”状态(VBUS＝-VDD)到隐性(空闲)状态的转换以及从显性“1”状态(VBUS＝+VDD)到隐性状态的转换。第二种情况与前面说明的CAN示例相同。在第一种情况下，驱动器电路类似地运行，其中晶体管对T1，T4和T2，T3交换角色。本说明书的其余部分仅限于CAN系统，其中所描述的概念可以容易地转移到其他总线系统，例如LIN或Flexray。
图1至图4的示例中所示的晶体管可以分别由多个晶体管单元构成，每个晶体管单元实际上代表一个基本晶体管。各个晶体管单元(即，基本晶体管的负载电流路径)并联连接，并且该并联电路形成晶体管。为了在导通和截止时控制晶体管的开关行为，可以在导通和截止时依次导通和截止各个晶体管单元。以这种方式，可以实现具有定义的切换边沿的“软”导通或截止。这种情况如图5所示。
图5的图(a)示例性地示出了作为N个晶体管单元T1,1，T1,2，T1,3，...，T1,N的并联电路的晶体管T1。晶体管单元T1,1，T1,2，T1,3，...，T1,N的控制电极利用控制信号G1,1，G1,2，G1,3，...，G1,N(例如，栅极电压)驱控。
具有定义的切换边沿的接通过程的示例在图5的图(b)中示出。根据图5的图(b)，各个晶体管单元T1,1，T1,2，T1,3，...，T1,N不是同时驱控，而是依次驱控，以便以切换边沿的定义的斜率实现软导通。在所示的示例中，晶体管单元T1,1在时间点t1导通，晶体管单元T1,2在时间点t2导通，晶体管单元T1,3在时间点t3导通等。在时间点tN，最后的晶体管单元T1,N被激活并且晶体管T1为完全导通。还示出了晶体管T1的负载电流路径的相应电阻RT1。该电阻从其在时间点t1开始的最大值(晶体管T1截止)(准)连续地下降到非常低的欧姆值RT1,min(晶体管T1导通)。通过顺序地截止晶体管单元，可以以类似的方式实现截止。时间偏移控制信号G1,1，G1,2，G1,3，...，G1,N例如可以通过在栅极驱动器电路X1中包含的逻辑电路产生。在图5的图(b)中，时间间隔t2-t1，t3-t2等是相同的(也就是说，各个晶体管单元的切换时间点在时间上是等距的)，但这并非必须如此。通过有针对性地设定切换时间点，切换边沿理论上可以任意地形成。通过顺序导通或管段各个晶体管单元来形成切换边沿(边缘整形)的形状本身是已知的并且在这里不再进一步解释。
图6示出了具有包含总线驱动器1，1'和1”的三个总线节点的系统。各个总线驱动器1，1'和1”的接口CANH和CANL例如通过具有捻合的导线对的电缆(twisted pair cable双绞线)连接。在图3和4所示的例子中，仅示出了总线驱动器的发射机电路，而为清楚起见省略了相关的接收机电路。图7示出了具有发射机电路11和接收机电路12的总线驱动器1的示例。图7还示出了连接到总线驱动器1的控制器2(例如，微控制器或其他数据源/数据接收器)。控制器2可以被设计为将要经由总线发送的数据转换为与期望的总线协议对应的比特流(信号STX，发射信号)。例如，在CAN总线的情况下，数据在数据帧(data frames)中逐包传输。包含在总线驱动器1中的发射机电路11将包含在发射信号STX中的比特流转换成相应的总线信号VBUS。
包括在总线驱动器1中的接收机电路将总线上的电压(例如，在CAN总线的情况下节点CANH和CANL之间的电压)转换为可以提供给控制器2的二进制信号SRX(接收信号)。控制器2可以在考虑总线协议的情况下省略包含在接收信号SRX中的比特流，例如，从接收的数据帧中提取接收的数据。在图7所示的示例中，接收机12具有比较器121和连接在比较器121下游的滤波器122。比较器121接收总线电压VBUS并将其与可以在所使用的总线标准中定义的一个或多个阈值进行比较。在CAN系统的情况下，当总线电压VBUS超过0.9V的第一阈值并且产生(隐性)高电平时，比较器121可以在其输出(输出信号SRX0)处产生(显性)低电平，并且当总线电压VBUS低于0.5V的第二阈值以下时，可以产生(隐性)高电平。由于所提到的振荡和其他干扰，可能发生比较器检测到的逻辑电平不稳定。但是，只有当总线电压VBUS占据稳定(显性或隐性)状态时，才应检测到0位或1位。在此上下文中稳定意味着相应的状态持续定义的时长(例如，至少1μs)而没有中断。滤波器122消除了较短的状态转换(尖峰，瞬态脉冲)。在所示的示例中，滤波器122接收比较器121的输出信号SRX0并产生相应的信号SRX(接收信号)，其中信号SRX仅在信号SRX0中该值在所述定义的时长是稳定时指示比特值(1或0)。
接收机12不仅接收来自其他总线驱动器1'，1”的总线信号(总线电压VBUS)，而且还接收来自同一总线驱动器1的发射机11的总线信号。当发射机11和接收机12正常运行时，接收信号SRX对应于发射信号STX，其中接收信号SRX由于(特别是通过滤波器122)的运行时间而延迟。SRX和STX信号之间的延迟称为环路延迟(LoopDelay)。将参考图8的时序图更详细地解释发射机11和接收机12的功能。
图8示出了信号STX(发射机11的输入信号)，VBUS(发射机11的输出信号/比较器121的输入信号)，SRX0(比较器121的输出信号)和SRX(接收机12的输出信号，滤波的)的示例性信号曲线。此外，示出了在滤波器122中处理的时钟信号SCLK，以及代表总线信号VBUS中的振荡次数和环路延迟的计数器值CNTR和CNTL。根据图8，信号STX在时间点t0从隐性状态(高电平)变为显性状态(低电平)并且在时间点t3返回到隐性状态。在时间点t0之后，总线驱动器1的发射机11(参见图7)驱控其输出晶体管并且电压VBUS上升，其中会发生轻微的过冲(overshoot)。在时间点t1，电压VBUS超过接收机12的比较器121的阈值VTH，并且比较器输出信号SRX0从高电平变为低电平。然而，在滤波器122的输出处，电平变化直到滤波周期TF之后才出现，即，在信号SRX0的状态已经稳定了时段TF之后的时间点t2(t2＝t1+TF)才出现。在信号STX中的下降沿(在时间点t0)和在信号SRX中的相应下降沿之间的时段被称为环路延迟TL1(从隐性状态到显性状态的转换时的环路延迟)。
在时间点t3，电压VBUS在时间点t4开始下降并且下降到阈值VTH以下，这导致比较器输出信号SRX0中的上升沿。如上所述，当转换到隐性状态时，可能发生振荡，并且比较器121检测到的状态根据振荡的幅度和持续时间快速变化。在所示的示例中，电压VBUS在达到信号SRX0的稳定状态之前总共超过阈值五次(在时间点t4，t5，t6，t7，t8)。仅在时间点t8之后电压VBUS保持低于阈值VTH并且比较器输出信号SRX0在至少一个时段TF中稳定保持在高电平上。在该时段TF期满时(即，在时间点t8+TF＝t9)，指示出隐性状态的高电平也出现在接收机12的输出端(滤波器输出信号SRX)。信号STX中的上升沿(在时间点t3)与信号SRX中的相应上升沿之间的时间段t9-t3被称为环路延迟TL2(从显性状态到隐性状态的转换时的环路延迟)。
如上所述，滤波器122可以消除/滤除比较器输出信号SRX0中的瞬态转换(transitions)，其中，仅当滤波器输入端处在滤波时间点tF中没有进一步转换时，才在滤波器输出端处出现转换。也就是说，在时间点t4处的转换不出现在滤波器输出端处，因为此后不久(在时间点t5)出现另一转换(t5-t4<TF)，时间点t5处的转换不出现在滤波器输出端处，因为此后不久(在时间点t6)出现另一转换(t6-t5<TF)等。在时间点t8处的转换在时间点t9＝t8+TF时出现在滤波器输出端，因为在滤波器输入端没有检测到信号SRX0的进一步转换。在滤波器12中，滤波器时间周期TF可以通过计数器实现，该计数器随着每次转换而重置，并且在计数F(即，在没有重置的SCLK时钟信号的F个时钟周期之后)时，将输入电平接通到滤波器的输出端。通过另外的计数器，可以测定环路延迟TL1和TL2(计数器值CNTL)以及信号SRX0或VBUS中的滤波过的振荡的数量(计数器值CNTR)。
根据应用，尽可能短的环路延迟可能有价值的或者是必要的(例如，在具有高数据速率的系统，诸如CAN FD(Flexible Datarate灵活数据速率)系统中)。特别是在从显性状态到隐性状态的转换的情况下，可能出现相对高的环路延迟。由于隐性状态不是由包含在总线驱动器中的发射机主动强制执行，而是如已经描述的那样，由于总线电容CBUS的放电而产生(见图1)，这种转换趋于引起振荡和其他干扰效应，从而会延长环路延迟。所描述的两个转换(显性-隐性和隐性-显性)的环路延迟的差别可能导致比特失真，这在协议处理器(也是协议引擎)中可能导致采样和帧识别中的问题。在图9中包含的时序图中，在向隐性状态的转换中示出了两种不同的效果，这可以导致相对长的环路延迟。
图9中的第一时序图示出了发射信号STX，其指出了在时间点t0时从显性状态到隐性状态的转换。图9中的第二时序图示出了相应的总线电压VBUS，其中，如在先前的示例中，发生振荡，这增加了环路延迟。图9中的第三时序图示出了作为上述振荡的替代可能发生的另一种效应。因此，电压VBUS不会直接下降到零，而是逐渐下降。也就是说，电压指的是特定时间段的值VX(Plateau平台)，其可以大于用于检测隐性状态的阈值VTH。这种效应是由于其他总线节点处的反射，并且还可以延长环路延迟。
通过将在过渡阶段期间暂时将总线电压VBUS主动拉到低电平，可以减少图9中所示的不希望的效应(振荡和到隐性状态的过渡时的台阶)。已经参考图3和4解释了该过程。通过临时激活一个或多个“辅助晶体管”(参见图4，晶体管T2和T3)，与输出电阻RO并联地提供通过辅助晶体管的低电阻电流路径，其加速总线电容CBUS的放电，抑制振荡并将反射的“台阶高度”(参见图9中的电压VX)减小到阈值VTH之下。
图10的图示出了根据图4的图(a)的晶体管H桥切换到隐性状态期间的切换过程。纵坐标代表晶体管T1至T4的负载电流路径的电导率(往复电阻)。横坐标是时间轴。在转换到隐性状态期间，(主)晶体管T1和T4(参见图4的图(a))以限定的切换边沿被截止。电导率1/RT1和1/RT4从时间点t0开始连续减小到几乎为零(时间点t4)。切换边沿的形状例如可以通过顺序激活各个晶体管单元实现(见图5)。在这个转换时间周期(t0到t4)期间，例如在时间点t1，(辅助)晶体管T2和T3被暂时激活，并且它们的电导率1/RT2和1/RT3上升到最大值，然后直到时间点t4回落到大约零。如图10所示的那样，在从时间点t2到时间点t3的时间间隔Δt中，晶体管T2和T3的电导率高于晶体管T1和T4的电导率(差值大约Δσ)，这可以导致晶体管H桥的负输出电压VBUS(参见图9的第三图中的虚线)。
图10中所示的虚线区域是主晶体管的电导率小于辅助晶体管的电导率的区域。诸如该区域的大小(在Δt和Δσ方面)和时间位置之类的参数影响实际总线电压VBUS在转换到隐性状态时的信号曲线(例如，振荡的数量和幅度)，并因此影响环路延迟。为了产生确定期望的总线电压VBUS，可以使用晶体管T1至T4的工作点的许多不同组合(参见图4，图(a))，每个组合的不同之处在于H桥的输出阻抗(桥阻抗)。在此，在较低的桥阻抗的情况中，在电源(VCC)-T2-T1-接地(GND)和电源(VCC)-T4-T3-接地(GND)的电流路径中获得比在高的桥阻抗的情况中更高的交叉电流。可以看出，网络中的振荡衰减(见图9，中间图)工作得越好，桥阻抗越低。
图11示出了总线驱动器电路的另一示例，其基本上是图7的电路的扩展。根据图11的总线驱动器具有发射机11和接收机12。发射机11接收要通过总线发送的(二进制)信号STX，并设计成在总线上产生相应的电压信号VBUS，其在CAN总线的情况下在节点CANH和CANL之间提供。发射机11包括组合逻辑电路112(combinational logic)和连接在组合逻辑电路112下游的输出级111，其例如可以包含晶体管半桥，晶体管H桥或具有多个电子开关的其他开关电路(switching circuit)。在所示的CAN驱动器电路的示例中，可以使用晶体管H桥，其中H桥的每个晶体管可以由多个晶体管单元构成。代替组合逻辑电路112，可以提供切换机制(sequential logic顺序逻辑)。组合逻辑电路112接收信号STX，并被设计为根据接收信号产生用于各个晶体管单元的控制信号(参见图5)。如上所述，通过顺序驱控晶体管单元，可以在导通和截止时影响边沿的形状。
接收机12与图7的示例中的基本相同，并且参考以上描述。根据图11的驱动器电路还包括测量电路114，其被设计用于测量环路延迟(参见图8，环路延迟TL1和TL2)。在所示的示例中，测量电路114包括计数器，该计数器对信号STX中的边沿与信号SRX中的对应边沿之间的时钟信号SCLK(具有时钟频率fCLK)的时钟周期进行计数。然后，环路延迟与计数器值CNTL成比例，并且等于CNTL·fCLK -1。
此外，驱动器电路可以包括计数器电路115，其被设计为对由接收机中的滤波器122消隐的振荡进行计数。如已经参考图8所解释的那样，滤波器122可以屏蔽比较器输出信号SRX0中的短脉冲(短于滤波时间TF)。例如，滤波器122可以在内部具有计数器，该计数器随信号SRX0中的每个(上升或下降)边沿重置。如果在时间TF之后计数器在没有重置的情况下溢出，则在滤波器输出处输出信号SRX0的电平。计数器115可以计数重置次数并进而计数振荡的次数。计数器值CNTL和CNTR被馈送到参数选择单元113，该参数选择单元113被设计成根据计数器值CNTL和CNTR为组合逻辑电路112选择参数组PAR(具有一个或多个参数)。参数选择单元113，测量电路114和计数器电路115统称为控制电路13。
参数组PAR例如可以由用于产生H桥111的驱动信号的组合逻辑电路112使用。因此，参数组PAR可以被视为控制参数的矢量，并且当前参数组PAR确定H桥的晶体管在从导通状态到非导通状态的过渡阶段中的开关行为，反之亦然(参见图10)。在图10所示的示例中，通过参数组PAR确定电导率曲线的形状，并且因此还确定虚线区域的尺寸(Δσ和Δt)和时间位置。如前所述，该区域的幅度(Δσ和Δt)和时间未知决定了负的空转桥输出电压的持续时间和数值，进而影响环路延迟和振荡。
通过改变参数组PAR，可以调节H桥的晶体管的晶体管单元的控制信号(栅极信号)的产生，从而减小环路延迟。利用相对复杂的参数选择单元113可以改变参数组PAR，以使环路延迟最小化(优化)。然而，优化可能需要非常复杂的参数选择单元113和同样复杂的组合逻辑电路112。对于更简单的方法，例如可以从预定数量的预定义参数组中选择参数组PAR，其导致最小的环路延迟。这种选择可以例如通过反复试验来完成。
下面将参考图12的流程图概述图11中所示的总线驱动器的功能和由总线驱动器实现的方法。总线驱动器最初接收要通过总线传输的信号(发射信号STX)，例如从微控制器(参见图7，μC2)，并且通过驱控具有多个开关的发射机的输出级将该发射信号STX转换(参见图12，步骤S1)成相应的总线信号VBUS(例如，在CAN系统的情况中在节点CANH和CANL之间的差分电压)。输出级可以包括晶体管半桥或晶体管H桥(例如，在CAN或Flexray系统中)(参见例如图4)，并且输出级的驱控取决于一参数组PAR实现，该参数组影响输出级的开关的开关行为。总线信号VBUS可以通过总线传输并由另一个总线节点接收。然而，总线信号VBUS也在发射机所在的总线驱动器的接收机中处理，并且总线信号VBUS由接收机电路转换成相应的接收信号SRX(参见图12，步骤S2)。接收信号SRX基本上对应于发射信号STX。然而，接收信号SRX中的转换(边沿)相对于发射信号STX中的相应转换(边沿)被延迟一个环路延迟TL1或TL2(Loop-Delay)。
根据图12中所示的示例，测量环路延迟TL1或TL2(参见图12，步骤S3)。为此，例如可以使用时钟计数器电路(参见图11，环路延迟测量电路114)，其中计数器值代表当前的环路延迟。最后，可以改变影响发射机中输出级的驱控的参数组PAR(参见图12，步骤S4)，这可以导致环路延迟的改变。可以重复图12中所示的步骤，直到找到参数组PAR(例如，由预定数量的参数组)，对于该参数组来说，得到的环路延迟是最小的。
参数组PAR的变化可以以不同方式实现。例如，可以从预定义的参数组中“尝试”不同的参数组，以便确定对于哪些参数来说所得到的环路延迟是最小的。但是，可以使用更复杂的算法来最小化环路延迟。各种优化方法本身是已知的(例如梯度法，最速下降法等)，因此这里不再详细说明。通常，测量到的环路延迟的“反馈”允许调整发射机的参数组PAR，从而允许总线驱动器灵活地适应总线(线路的长度/电容，总线节点的数量等)。
环路延迟的优化/最小化(在给定附加条件下)可适合于减少图9中所示的不期望的影响(中间和下部时序图)。作为环路延迟的补充或替代，可以评估振荡的数量(参见图8，信号CNTR)。通过改变/优化参数组PAR，可以尝试减少振荡的数量。在一个示例中，直接测量环路延迟(计数器值CNTL，参见图11，环路延迟测量114)，其中在参数组PAR的改变/优化中，可以考虑测量的振荡数量(计数CNTR)。在修改的实施例中，参数组PAR的优化可以旨在最小化(在给定的附加条件下)包含环路延迟和振荡数量的组合测量。这种综合措施可以例如是CNTL和CNTR值的加权和或加权平均值。作为另一个示例，可以测试两种方法(最小化环路延迟和最小化振荡)，然后使用导致更好结果的“最佳”PAR参数组。这考虑了这样的事实，即在振荡时与“平台效应”(参见图9，底部图)相比，另外的参数值可以提供最佳值。

Claims (17)

1.一种方法，具有以下步骤：
接收发射信号(STX)并通过驱控具有多个开关(T1，T2，T3，T4)的发射机(11)的输出级(111)将所述发射信号(STX)转换成相应的总线信号(VBUS)，其中，所述输出级(111)的驱控根据影响所述输出级(111)的所述开关(T1，T2，T3，T4)的开关行为的参数组(PAR)实现；
将所述总线信号(VBUS)转换成相应的接收信号(SRX)，其中，在所述接收信号(SRX)中的边沿相对于在所述发射信号(STX)中的相应的边沿延迟一个环路延迟(TL2)，
确定所述环路延迟(TL2)的测量值(CNTL，CNTR)；以及
修改所述参数组(PAR)，以匹配所述环路延迟(TL2)。
2.根据权利要求1的方法，
其中，根据所述环路延迟(TL2)的所述测量值(CNTL，CNTR)修改所述参数组(PAR)。
3.根据权利要求1或2所述的方法，
其中，所述参数组(PAR)的修改包括从多个参数组中选择一个参数组并用选出的一个参数组(PAR)替换所述参数组(PAR)。
4.根据权利要求3的方法，
其中，从所述多个参数组中依次选择所有参数组，并且针对每个参数组(PAR)测定用于所述环路延迟(TL2)的相关的测量值(CNTL，CNTR)，并且
其中，随后使用这样的参数组(PAR)，对于该参数组来说，所述环路延迟(TL2)的所述测量值(CNTL)是最低的。
5.根据权利要求1至4中任一项所述的方法，
其中，通过时钟计数器电路数字地测量所述环路延迟(TL2)，其中，计数器读数是所述环路延迟(TL2)的所述测量值(CNTL)。
6.根据权利要求5所述的方法，
其中，确定所述总线信号中大于阈值的振荡的次数，并且在修改所述参数组(PAR)时考虑所述振荡的次数。
7.根据权利要求1至4中任一项所述的方法，
其中，在所述总线信号中大于阈值的所述振荡的次数被考虑作为所述环路延迟(TL2)的所述测量值(CNTL)。
8.根据权利要求1至7中任一项所述的方法，其中，将所述总线信号(VBUS)转换为相应的接收信号(SRX)包括：
生成逻辑信号(SRX0)，所述逻辑信号指出所述总线信号是否低于阈值，
过滤所述逻辑信号(SRX0)并提供滤波后的信号作为所述接收信号(SRX)。
9.根据权利要求1至8中任一项所述的方法，
其中，在所述开关(T1，T2，T3，T4)的电导率在开关操作期间的时间进程取决于所述参数组(PAR)的范围中，所述参数组(PAR)影响所述输出级(111)的所述开关(T1，T2，T3，T4)的开关行为。
10.根据权利要求1至9中任一项所述的方法，
其中，所述输出级(111)具有输出阻抗，所述输出阻抗在开关操作期间的时间进程取决于所述参数组(PAR)。
11.根据权利要求10的方法，
其中，通过所述输出阻抗在断开时的开关操作期间的所述时间进程影响负总线电压(VBUS)的持续时间和数值。
12.根据权利要求1至7中任一项所述的方法，
其中，所述输出级(111)的所述开关(T1，T2，T3，T4)分别由多个晶体管单元构成，并且
其中，所述发射机(11)的所述输出级(111)的驱控包括：
基于所述发射信号(STX)并取决于所述参数组(PAR)产生用于各个所述晶体管单元的控制信号，其中，所述参数组确定各个所述晶体管的开关操作的所述时间进程。
13.根据权利要求12所述的方法，
其中，各个所述晶体管的开关操作的进程取决于相应的所述晶体管的各个所述晶体管单元的开关的时间顺序，并且所述时间序列由所述参数组确定。
14.一种总线驱动器，具有：
至少一个第一电路节点(CANH，CANL)，用于连接在至少一条总线上；
发射机(11)，具有带有多个开关(T1，T2，T3，T4)的输出级(111)，其中，所述发射机(11)设计为，接收发射信号(STX)，通过驱控所述输出级(111)将所述发射信号转换成相应的总线信号(VBUS)，以及将所述总线信号(VBUS)输出给所述至少一个第一电路节点(CANH，CANL)，其中，所述输出级(111)的驱控取决于一参数组(PAR)实现，所述参数组影响所述输出级(111)的所述开关(T1，T2，T3，T4)的开关行为；
接收机(12)，所述接收机设计为，将所述总线信号(VBUS)转换成接收信号(SRX)，其中，在所述接收信号(SRX)中的边沿相对于在所述发射信号(STX)中的相应的边沿延迟一个环路延迟(TL2)，
控制电路(13)，所述控制电路与所述发射机(11)和所述接收机(12)耦合并设计为，确定所述环路延迟(TL2)的测量值(CNTL)，并修改所述参数组(PAR)，以匹配所述环路延迟(TL2)。
15.根据权利要求14所述的总线驱动器，
其中，所述控制电路(13)具有测量电路(114)，所述测量电路设计用于通过时钟计数器测量所述环路延迟(TL2)。
16.根据权利要求14或15所述的总线驱动器，
其中，所述控制电路(13)具有计数器电路(115)，所述计数器电路设计用于对在所述总线信号中大于阈值的振荡的次数进行计数。
17.根据权利要求14至16中任一项所述的总线驱动器，
其中，所述控制电路(13)具有参数选择单元(113)，所述参数选择单元设计用于基于所述环路延迟(TL2)的所述测量值匹配所述参数组(PAR)。
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