CN110165552B - 一种具有高功率的vcsel芯片及其制备方法 - Google Patents

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Abstract

本发明提供一种具有高功率的VCSEL芯片及其制备方法，芯片包括：沿生长方向依次生长的衬底、N型DBR层、有源层和P型DBR层，所述有源层包括沿生长方向依次生长的第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，三个(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分依次增加、In组分依次减少。能够有效平衡应变，降低工艺难度。

Description

一种具有高功率的VCSEL芯片及其制备方法
技术领域
本发明涉及VCSEL技术领域，尤其涉及一种具有高功率的VCSEL芯片及其制备方法。
背景技术
VCSEL，全名为垂直腔面发射激光器(Vertical Cavity Surface EmittingLaser)，以砷化镓半导体材料为基础研制，有别于LED(发光二极管)和LD(Laser Diode，激光二极管)等其他光源，具有体积小、圆形输出光斑、单纵模输出、阈值电流小、价格低廉、易集成为大面积阵列等优点，广泛应用于光通信、光互连、光存储等领域。
传统的VCSEL芯片，通常都存储功率转化效率较低、易老化不稳定的缺点。公开号为CN 103548220B的中国专利，提出了一种VCSEL，包括：一个或多个具有InGaAs(P)的量子阱；两个或更多个结合所述一个或多个量子阱层的、具有InGaP(As)的量子阱势垒，其中所述量子阱势垒被配置为抑制载流子波函数消散到量子阱势垒中，其中所述抑制消散是与没有量子阱过渡层的VCSEL相比；和一个或多个具有GaP、GaAsP或GaAs中一种或多种的过渡单层，所述过渡单层沉积在各量子阱层和量子阱势垒之间。还提出了一种制备VCSEL的方法，其有源区的生长方法包括：(a)生长具有InGaP(As)的量子阱势垒；(b)生长具有GaP、GaAsP或GaAs中的一种或多种的过渡层；(c)生长具有InGaAs(P)的量子阱层；(d)生长另一具有GaP、GaAsP或GaAs中的一种或多种的过渡层；(e)重复工艺(a)至(d)，多次循环；和(f)生长具有InGaP(As)的量子阱势垒。
上述VCSEL功率相对较高，但是由于其应变不稳定，因此其功率不稳定，并且其制作工艺复杂，成本较高。
发明内容
有鉴于此，本发明的目的为：提供一种具有高功率的VCSEL芯片及其制备方法，能够有效平衡应变，降低工艺难度。
本发明采用的技术方案为：
一种具有高功率的VCSEL芯片，包括沿生长方向依次生长的衬底、N型DBR层、有源层和P型DBR层，所述有源层包括沿生长方向依次生长的第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0≤x<1，0≤y<1，0<z≤1，x+y+z＝1，0<m≤1，0≤n<1，m+n＝1，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分依次减少。
进一步的，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其厚度为5-20nm。
进一步的，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3。
进一步的，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，x＝0，或者y＝0，或者x＝0且y＝0，或者x＝0且n＝0。
进一步的，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分呈线性依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分呈线性依次减少。
进一步的，还包括缓冲层、第一限制层、第一波导层、第二波导层、第二限制层、氧化层和保护层，所述衬底和所述N型DBR层之间设有所述缓冲层；所述N型DBR层和所述有源层之间设有所述第一限制层和所述第一波导层，其中，所述第一限制层靠近所述N型DBR层设置，所述第一波导层靠近所述有源层设置；所述有源层和所述P型DBR层之间设有依次生长的所述第二波导层、第二限制层和氧化层，其中，所述第二波导层靠近所述有源层设置，所述氧化层靠近所述P型DBR层设置；所述P型DBR层远离所述氧化层的一侧设有所述保护层。
进一步的，所述缓冲层的厚度为10-25nm，所述N型DBR层的厚度为3-6um，所述第一限制层和第二限制层的厚度分别为40-90nm，所述第一波导层和第二波导层的厚度分别为40-80nm，氧化层的厚度为10-100nm，P型DBR层的厚度为2-5um，所述保护层的厚度为10-100nm。
本发明采用的另一个技术方案为：
一种上述具有高功率的VCSEL芯片的制备方法，包括：
在衬底上生长N型DBR层；
在所述N型DBR层上依次生长第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0≤x<1，0≤y<1，0<z≤1，x+y+z＝1，0<m≤1，0≤n<1，m+n＝1，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分依次减少；
在所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层上生长P型DBR层。
进一步的，各(InxAlyGaz)0.5(AsmPn)0.5垒层的生长气氛分别为氢气和氮气中的至少一种。
从上述描述可知，本发明的具有高功率的VCSEL芯片及其制作方法，采用三对由InGaAs阱层和(InxAlyGaz)0.5(AsmPn)0.5垒层组成的量子阱垒层，且垒层中的Al组分沿生长方向逐渐增加，In组分沿生长方向逐渐减少，从而通过第一对量子阱垒层(第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层)提供缓变应变，降低InGaAs材料所产生的较大应变；通过第二对量子阱垒层(第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层)均衡应变，增加载流子的波函数对应性，增加载流子的复合几率，进而增加粒子数反转；通过第三对量子阱垒层(第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层)增加张应变，从而实现改变应变、使有源层整体应变平衡的效果。并且制作工艺简单，降低了生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例的具有高功率的VCSEL芯片的有源层的结构示意图；
图2为本发明实施例的具有高功率的VCSEL芯片的结构示意图。
1、衬底；2、缓冲层；3、N型DBR层；4、第一限制层；5、第一波导层；6、有源层；61、第一InGaAs阱层；62、第一(InxAlyGaz)0.5(AsmPn)0.5垒层；63、第二InGaAs阱层；64、第二(InxAlyGaz)0.5(AsmPn)0.5垒层；65、第三InGaAs阱层；66、第三(InxAlyGaz)0.5(AsmPn)0.5垒层；7、第二波导层；8、第二限制层；9、氧化层；10、P型DBR层；11、保护层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
一种具有高功率的VCSEL芯片，包括沿生长方向依次生长的衬底、N型DBR层、有源层和P型DBR层，所述有源层包括沿生长方向依次生长的第一InGaAs阱层61、第一(InxAlyGaz)0.5(AsmPn)0.5垒层62、第二InGaAs阱层63、第二(InxAlyGaz)0.5(AsmPn)0.5垒层64、第三InGaAs阱层65和第三(InxAlyGaz)0.5(AsmPn)0.5垒层66，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3。所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层62、第二(InxAlyGaz)0.5(AsmPn)0.5垒层64和第三(InxAlyGaz)0.5(AsmPn)0.5垒层66的厚度分别为5-20nm。有源层的结构示意图如图1所示。
所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层66中的Al组分大于第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的Al组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的Al组分大于第一(InxAlyGaz)0.5(AsmPn)0.5垒层62中的Al组分；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层66中的In组分小于第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的In组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的In组分小于第一(InxAlyGaz)0.5(AsmPn)0.5垒层62中的In组分。
本实施例的VCSEL芯片，通过不同的势垒降低有源层的应力，随着势垒高度逐渐升高，压应变逐渐减少，总应力趋近平衡。并且有效降低了由于应变产生的波函数不对称，进一步增加了载流子的复合几率；此外，还降低了有源层的Al组分，提高产品的抗老化能力，减少有源层Al组分对器件寿命的影响。
上述实施例中的第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层设置为本发明的优选设置，当然对于各垒层，满足0≤x<1，0≤y<1，0<z≤1，x+y+z＝1，0<m≤1，0≤n<1，m+n＝1即可。其材料也可替换为InGaAsP、AlGaAsP、GaAsP、AlGaAs等相关GaAs基材料。如替换为InGaAsP，相当于(InxAlyGaz)0.5(AsmPn)0.5中Al的参数y为0，In的参数x与Ga的参数z分别大于0，且x+z＝1，As的参数m与P的参数n分别大于0，且m+n＝1，其他材料的参数关系以此类推。
上述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分可呈非线性增加，也可呈线性依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分可呈非线性减少，也可呈线性依次减少。Al组分层线性增加、In组分线性减少时，Al组分流量随着生长厚度的增加而线性递增，In组分流量随着生长厚度的增加而线性递减。
实施例二
一种上述实施例一的具有高功率的VCSEL芯片的制备方法，包括：
在衬底上生长N型DBR层；
在所述N型DBR层上依次生长第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3；所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层的厚度分别为5-20nm；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分大于第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分大于第一(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分小于第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分小于第一(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分；各(InxAlyGaz)0.5(AsmPn)0.5垒层的生长气氛为氢气和氮气中的至少一种；
在所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层上生长P型DBR层。
实施例三
如图2所示，一种具有高功率的VCSEL芯片，包括：沿生长方向依次层叠的衬底1、缓冲层2、N型DBR层3、第一限制层4、第一波导层5、有源层6、第二波导层7、第二限制层8、氧化层9、P型DBR层10和保护层11，其中，所述衬底1为GaAs衬底，所述缓冲层2为GaAs缓冲层，所述保护层11为P-GaAs保护层。所述缓冲层2的厚度为10-25nm；所述N型DBR层3的厚度为3-6um，优选为4um；所述第一限制层4和第二限制层8的厚度分别为40-90nm，优选为60nm；所述第一波导层5和第二波导层7的厚度分别为40-80nm，优选为50nm；氧化层9的厚度为10-100nm，优选为100nm；P型DBR层的厚度为2-5um，优选为3um；所述保护层的厚度为10-100nm，优选为20nm。
所述有源层6包括沿生长方向依次生长的第一InGaAs阱层61、第一(InxAlyGaz)0.5(AsmPn)0.5垒层62、第二InGaAs阱层63、第二(InxAlyGaz)0.5(AsmPn)0.5垒层64、第三InGaAs阱层65和第三(InxAlyGaz)0.5(AsmPn)0.5垒层66，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3；所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层62、第二(InxAlyGaz)0.5(AsmPn)0.5垒层64和第三(InxAlyGaz)0.5(AsmPn)0.5垒层66的厚度分别为5-20nm。
所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层66中的Al组分大于第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的Al组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的Al组分大于第一(InxAlyGaz)0.5(AsmPn)0.5垒层62中的Al组分；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层66中的In组分小于第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的In组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层64中的In组分小于第一(InxAlyGaz)0.5(AsmPn)0.5垒层62中的In组分。
实施例四
一种上述实施例三的具有高功率的VCSEL芯片的制备方法，包括：
S1、在GaAs衬底上生长厚度为10-25nm的GaAs缓冲层，生长温度为600-700℃，生长压力为50mbar；
S2、在GaAs缓冲层上生长厚度为4um的N型余玄DBR层，生长温度为650-800℃，生长压力50mbar；
S3、在N型余玄DBR层上生长厚度为60nm的第一限制层，生长温度为650-800℃，生长压力50mbar；
S4、在第一限制层上生长厚度为50nm的第一波导层，生长温度为650-800℃，生长压力50mbar；
S5、在第一波导层上生长有源层，生长温度为650-800℃，生长压力50mbar，具体为：依次生长第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3；所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层的厚度分别为5-20nm；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分大于第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分大于第一(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分；所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分小于第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分，第二(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分小于第一(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分；各(InxAlyGaz)0.5(AsmPn)0.5垒层的生长气氛为氮气、氢气或氮气和氢气的混合气；
S6、在有源层上生长厚度为50nm的第二波导层，生长温度为650-800℃，生长压力50mbar；
S7、在第二波导层上生长厚度为60nm的第二限制层，生长温度为650-800℃，生长压力50mbar；
S8、在第二限制层上生长厚度为100nm的氧化层，生长温度为650-800℃，生长压力50mbar；
S9、在氧化层上生长厚度为3um的P型余玄DBR层，生长温度为650-800℃，生长压力50mbar；
S10、在P型余玄DBR层上生长厚度为20nm的P-GaAs保护层，生长温度为650-800℃，生长压力50mbar。
综上所述，本发明提供的具有高功率的VCSEL芯片及其制备方法，能够有效平衡应变，降低工艺难度，从而实现稳定的高功率输出。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种具有高功率的VCSEL芯片，其特征在于，包括沿生长方向依次生长的衬底、N型DBR层、有源层和P型DBR层，所述有源层包括沿生长方向依次生长的第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0≤x<1，0≤y<1，0<z≤1，x+y+z＝1，0<m≤1，0≤n<1，m+n＝1，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分依次减少。
2.根据权利要求1所述的具有高功率的VCSEL芯片，其特征在于，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其厚度为5-20nm。
3.根据权利要求1所述的具有高功率的VCSEL芯片，其特征在于，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0<x<0.05、0<y<0.3、0.7<z<1、0<m<0.9且0<n<0.3。
4.根据权利要求1所述的具有高功率的VCSEL芯片，其特征在于，对于各(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，x＝0，或者y＝0，或者x＝0且y＝0，或者x＝0且n＝0。
5.根据权利要求1所述的具有高功率的VCSEL芯片，其特征在于，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分呈线性依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分呈线性依次减少。
6.根据权利要求1所述的具有高功率的VCSEL芯片，其特征在于，还包括缓冲层、第一限制层、第一波导层、第二波导层、第二限制层、氧化层和保护层，所述衬底和所述N型DBR层之间设有所述缓冲层；所述N型DBR层和所述有源层之间设有所述第一限制层和所述第一波导层，其中，所述第一限制层靠近所述N型DBR层设置，所述第一波导层靠近所述有源层设置；所述有源层和所述P型DBR层之间设有依次生长的所述第二波导层、第二限制层和氧化层，其中，所述第二波导层靠近所述有源层设置，所述氧化层靠近所述P型DBR层设置；所述P型DBR层远离所述氧化层的一侧设有所述保护层。
7.根据权利要求6所述的具有高功率的VCSEL芯片，其特征在于，所述缓冲层的厚度为10-25nm，所述N型DBR层的厚度为3-6um，所述第一限制层和第二限制层的厚度分别为40-90nm，所述第一波导层和第二波导层的厚度分别为40-80nm，氧化层的厚度为10-100nm，P型DBR层的厚度为2-5um，所述保护层的厚度为10-100nm。
8.一种权利要求1-7任意一项所述的具有高功率的VCSEL芯片的制备方法，其特征在于，包括：
在衬底上生长N型DBR层；
在所述N型DBR层上依次生长第一InGaAs阱层、第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二InGaAs阱层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层、第三InGaAs阱层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层，其中，0≤x<1，0≤y<1，0<z≤1，x+y+z＝1，0<m≤1，0≤n<1，m+n＝1，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的Al组分依次增加，所述第一(InxAlyGaz)0.5(AsmPn)0.5垒层、第二(InxAlyGaz)0.5(AsmPn)0.5垒层和第三(InxAlyGaz)0.5(AsmPn)0.5垒层中的In组分依次减少；
在所述第三(InxAlyGaz)0.5(AsmPn)0.5垒层上生长P型DBR层。
9.根据权利要求8所述的具有高功率的VCSEL芯片的制备方法，其特征在于，各(InxAlyGaz)0.5(AsmPn)0.5垒层的生长气氛分别为氢气和氮气中的至少一种。
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