CN110138351B - 一种cmos宽带巴伦射频接收前端电路 - Google Patents

Abstract

本发明提供一种CMOS宽带巴伦射频接收前端电路，属于射频集成电路技术领域。本发明前端电路包括低噪声跨导放大器、I/Q两路无源混频器、I/Q两路跨阻放大器、本振信号产生电路和反馈电路。其中低噪声跨导放大器通过三级放大单元，在末级输入输出端获得差分放大信号，实现了巴伦功能的内建，并且该有源巴伦体积小，便于集成；放大器使用电阻有源反馈结构作为输入级，使得接收电路具有宽带特征；输入端的电感器、低噪声跨导放大器的源随器和第一输入级的寄生电容构成谐振效果，进一步提升带宽，使得本发明工作频段覆盖1‑12GHz。

Description

一种CMOS宽带巴伦射频接收前端电路

技术领域

本发明属于射频集成电路技术领域，具体涉及一种CMOS宽带巴伦射频接收前端电路。

背景技术

随着无线通信技术的快速发展，宽带通信尤其是以软件无线电(SDR)为代表的具有多协议兼容性的通信方式正日渐成为高速率通信的主要方式。软件无线电摆脱了对于硬件的依赖，实现不同频段、不同调制和不同协议下信号的硬件共享，使其在未来通信技术中展现出了巨大的应用前景。射频前端是软件无线电的关键技术之一，位于整个系统的最前端，其性能指标直接决定了整个通道的性能，因而，对于射频前端电路的带宽、增益、噪声、线性度等性能指标的要求也越来越高。特别地，鉴于频谱资源的不可再生性，宽带的实现和多协议的兼容更是成为面向SDR系统的射频前端首要考虑因素。

回顾起来，以往的宽带前端/电路实现多依赖于宽带滤波器的匹配，如BenqingGuo等人的文献(Benqing Guo and Xiaolei Li,A 1.6–9.7GHz CMOS LNA Linearized byPost Dist ortion Technique,IEEE Microw.Wireless Comp.Lett.,Volume:23,Issue:11,2013)中写道，通过设计输入滤波器匹配取得宽带特性，但由于电路设计中有大量的无源电感电容器件使用，使得芯片面积成本大大增加，不符合低成本的应用需求；另一方面，也可以借助数字辅助调节技术，对窄带前端中的频率依赖性LC网络做控制调谐，来实现宽带特征(Xinwan g Zhang,et al,A 0.1–5.0GHz flexible SDR receiver with digitallyassisted calibration in 65nm CMOS，Microelectronics Journal,72:58-73，2018)，数字辅助技术的运用，可以获得灵活的调谐效果，但是其调谐范围有限，并且存在调谐范围内幅度响应不平坦的问题。

同时，在以往的接收电路结构中，普遍采用差分结构，并且需要一个片外无源巴伦来连接接收天线和差分低噪声放大器，实现单端输入信号转换成差分信号。片外无源巴伦采用变压器实现，结构简单，但是有损耗大、体积大、带宽有限，不利于单片集成等缺点。而现有的有源巴伦并不适用于基于现代无源混频器的接收电路，并且难以实现高线性、超宽带和低噪声等综合性能提升。

发明内容

针对背景技术所存在的问题，本发明的目的在于提供一种CMOS宽带接收机射频前端电路，该电路包含内建巴伦功能的低噪声跨导放大器，实现了超宽带、高线性和低噪声等特性。

为实现上述目的，本发明的技术方案如下：

一种CMOS宽带巴伦射频接收前端电路，包括低噪声跨导放大器、I/Q两路无源混频器、I/Q两路跨阻放大器、和本振信号产生电路，所述低噪声跨导放大器输入端与射频输入端RF_{i n}相连，输出端V_1out+、V_1out-与所述I/Q两路无源混频器的信号输入端相连，所述I/Q两路无源混频器的信号输出端与I/Q两路跨阻放大器信号输入端相连，所述反馈电路一端接I/Q两路跨阻放大器输入端，另一端接I/Q两路跨阻放大器输出端，其中，所述低噪声跨导放大器用于将单端射频信号转变成差分信号并放大输出给所述I/Q两路无源混频器，所述I/Q两路无源混频器用于将差分信号进行下混频后的输出给I/Q两路跨阻放大器，所述I/Q两路跨阻放大器将电流信号放大输出为电压信号，所述本振信号产生电路用于为I/Q两路无源混频器提供本振信号，其特征在于，所述低噪声跨导放大器包括第十五电容C₁₅、电感L、第一级放大单元、第二级放大单元、第三级放大单元、电阻有源反馈单元和多栅跨导单元，所述第十五电容C₁₅、电感L、第一级放大单元、第二级放大单元、第三级放大单元依次串联，所述多栅跨导单元分别与第二级放大单元、第三级放大单元并联，所述电阻有源反馈单元一端与电感第一端相连，另一端与第三级放大单元相连，其中，所述第一级放大单元提供电路增益放大，所述第二级放大单元和第三级放大单元设计为单位增益，并具有相同技术参数，用于实现好的功率压缩点和巴伦功能。

进一步地，所述低噪声跨导放大器中第一级放大单元包括第一电容C₁、第二电容C₂、第一电阻R₁、第二电阻R₂、第一NMOS晶体管M_n1和第一PMOS晶体管M_p1；第二级放大单元包括第三电容C₃、第四电容C₄、第十一电容C₁₁、第三电阻R₃、第四电阻R₄、第十一电阻R₁₁、第二NMOS晶体管M_n2和第二PMOS晶体管；第三级放大单元包括第五电容C₅、第六电容C₆、第十二电容C₁₂、第五电阻R₅、第六电阻R₆、第十二电阻R₁₂、第三NMOS晶体管M_n3和第三PMOS晶体管M_p3；多栅跨导单元包括第一多栅跨导单元和第二多栅跨导单元，其中，第一多栅跨导单元包括第七电容C₇、第八电容C₈、第七电阻R₇、第八电阻R₈、第六NMOS晶体管M_an1和第六PMOS晶体管M_ap1；第二多栅跨导单元包括第九电容C₉、第十电容C₁₀、第九电阻R₉、第十电阻R₁₀、第七NMOS晶体管M_an2和第七PMOS M_ap2；电阻有源反馈单元包括第十三电阻R₁₃、第十四电阻R₁₄、反馈电阻R_F、第十三电容C₁₃、第十四电容C₁₄、第四NMOS晶体管M_n4和第五NMOS晶体管M_n5；

其中，第十五电容C₁₅的第一端与信号输入端RF_in相连，第十五电容第二端接电感L第一端，电感L第二端分别接第一电容C₁与第二电容C₂一端，第一电容C₁另一端接第一NM OS晶体管M_n1栅极，第二电容C₂另一端接第一PMOS晶体管M_p1栅极；第一NMOS晶体管M_n1源级接地，第一NMOS晶体管M_n1漏极与第一PMOS晶体管M_p1漏级相连，第一NMOS晶体管M_n1栅极接第一电阻R₁一端，第一电阻R₁另一端接第一偏置电路VB_n1；第一PMOS晶体管M_p1源级接电源VDD，第二电阻R₂一端接第一PMOS晶体管M_p1栅极，另一端接第一PMOS晶体管M_p1漏极；第三电容C₃一端与第一NMOS晶体管M_n1漏极相连，另一端接第二NMOS晶体管M_n2栅极；第三电阻R₃一端接第二NMOS晶体管M_n2栅极，另一端接第二偏置电路VB_n2；第二NMOS晶体管M_n2源级接地，第二NMOS晶体管M_n2漏极接低噪声跨导放大器正输出端V_1out+；第四电容C₄一端与第一NMOS晶体管M_n1漏极相连，另一端接第二PMOS晶体管M_p2栅极；第四电阻R₄一端接第二PMOS晶体管M_p2栅极，另一端接第二PMOS管M_p2漏极；第二PMOS晶体管M_p2源级接电源VDD，第二PMOS晶体管M_p2漏极接低噪声跨导放大器正输出端V_1out+；第五电容C₅一端接低噪声跨导放大器正输出端V_1out+，另一端接第三NMOS晶体管M_n3栅极；第五电阻R₅一端接第三偏置电路VB_n3，另一端接第三NMOS晶体管M_n3栅极；第三NMOS晶体管M_n3源级接地，第三NMOS晶体管M_n3漏极接低噪声跨导放大器负输出端V_1out-；第六电容C₆一端接低噪声跨导放大器正输出端V_1out+，另一端接第三PMOS晶体管M_p3栅极；第六电阻R₆一端接第三PMOS晶体管M_p3栅极，另一端接第三PMOS晶体管M_p3漏极；第三PMOS晶体管M_p3源级接电源VDD，第三PMO S管M_p3漏极接低噪声跨导放大器负输出端V_1out-；第十三电容C₁₃一端接低噪声跨导放大器正输出端V_1out+，另一端接第四NMOS晶体管M_n4栅极；第十三电阻R₁₃一端接第一偏置电路VB_n1，另一端接第四NMOS晶体管M_n4栅极；第四NMOS晶体管M_n4源级接地，第四NMO S管M_n4漏极接反馈电阻R_F的一端，并与第五NMOS晶体管M_n5源级相连，反馈电阻R_F的另一端接第十五电容C₁₅第二端；第十四电容C₁₄一端接低噪声跨导放大器负输出端V_1out-，另一端接第五NMOS晶体管M_n5栅极；第十四电阻R₁₄一端接第五NMOS管M_n5栅极，另一端接第五NMOS管M_n5漏极；第五NMOS晶体管M_n5漏极接电源VDD；第七电容C₇一端接第一NMOS晶体管M_n1漏极，另一端接第六NMOS晶体管M_an1栅极；第七电阻R₇一端接第四偏置电路V_Ban，另一端接第六NMOS晶体管M_an1栅极；第六NMOS晶体管M_an1源级接地，第六NMOS晶体管M_an1漏极接低噪声跨导放大器正输出端V_1out+；第八电容C₈一端接第一NMOS晶体管M_n1漏极，另一端接第六PMOS晶体管M_ap1栅极；第八电阻R₈一端接第五偏置电路VB_ap，另一端接第六PMOS晶体管M_ap1栅极；第六PMOS晶体管M_ap1源级接电源VD D，第六PMOS晶体管M_ap1漏极接低噪声跨导放大器正输出端V_1out+；第九电容C₉一端接低噪声跨导放大器正输出端V_1out+，另一端接第七NMOS晶体管M_an2栅极；第九电阻R₉一端接第四偏置电路VB_an，另一端接第七NMOS晶体管M_an2栅极；第七NMOS晶体管M_an2源级接地，第七NMOS晶体管M_an2漏极接低噪声跨导放大器负输出端V_1out-；第十电容C₁₀一端接低噪声跨导放大器正输出端V_1out+，另一端接第七PMOS晶体管M_ap2栅极；第十电阻R₁₀一端接第五偏置电路V_Bap，另一端接第七PMOS晶体管M_ap2栅极；第七PMOS晶体管M_ap2源级接电源VDD，第七PMOS晶体管M_ap2漏极接低噪声跨导放大器负输出端V_1out-；第十一电阻R₁₁第一端接第十一电容C₁₁第一端，第十一电阻R₁₁第二端接地，第十一电容C₁₁第二端接低噪声跨导放大器正输出端V_1out+；第十二电阻R₁₂第一端接第十二电容C₁₂第一端，第十二电阻R₁₂第二端接地，第十二电容C₁₂第二端接低噪声跨导放大器负输出端V_1out-。

进一步地，所述I/Q两路跨阻放大器中第十二PMOS晶体管M₁₂源级接VDD，漏极接第十三PMOS晶体管M₁₃源级，栅极接偏置电压；第十三PMOS晶体管M₁₃漏极接第十五NM OS晶体管M₁₅的漏极，栅极接无源混频器正输出端V_IF+；第十四PMOS晶体管M₁₄源级接第十三PMOS晶体管M₁₃源级，漏极接第十六NMOS晶体管M₁₆的漏极，栅极接无源混频器负输出端V_IF-；第十五NMOS晶体管M₁₅源级接地，漏极接第十七NMOS晶体管M₁₇的源级，栅极接偏置电压；第十六NMOS晶体管M₁₆源级接地，漏极接地十八NMOS晶体管M₁₈的源级，栅极接偏置电压；第十七NMOS晶体管M₁₇漏极接第十九PMOS晶体管M₁₉的漏极，栅极接偏置电压；第十八NMOS晶体管M₁₈漏极接第二十PMOS晶体管M₂₀的漏级，栅极接偏置电压；第十九PMOS晶体管M₁₉源级接第二十一PMOS晶体管M₂₁漏极，栅极接偏置电压；第二十PMOS晶体管M₂₀源级接第二十二PMOS晶体管M₂₂漏极，栅极接偏置电压；第二十一PMOS晶体管M₂₁源级接第十九电阻R₁₉的一端，第十九电阻R₁₉另一端接电源VDD，第二十一PMOS晶体管M₂₁栅极接第十七电阻R₁₇的一端，第十七电阻R₁₇的另一端分别与第十八电阻R₁₈、第十五电阻R₁₅、第十六电阻R₁₆相连，第十八电阻R₁₈的另一端接第二十二PMOS晶体管M₂₂的栅级，第十五电阻R₁₅的另一端接第十七NMOS晶体管M₁₇漏极，第十六电阻R₁₆的另一端接第十八NMOS晶体管M₁₈漏极；第二十二PMOS晶体管M₂₂的源级接第二十电阻R₂₀，第二十电阻R₂₀的另一端接电源VDD；第十七电容C₁₇一端接第二十一PMOS晶体管M₂₁栅极，另一端接第十九PMOS晶体管M₁₉漏极；第十八电容C₁₈一端接第二十二PMOS晶体管M₂₂栅极，另一端接第二十PMOS晶体管M₂₀漏极；第三十七PMOS晶体管M₃₇源级接电源VDD，栅极接偏置电压，漏极接接第二十三PMOS晶体管M₂₃的源级；第二十三PMOS晶体管M₂₃的漏极接第二十五NMOS晶体管M₂₅的漏极；第二十四PMOS晶体管M₂₄的源级接第三十七PMOS晶体管M₃₇的漏极，漏极接第二十六NMOS晶体管M₂₆的漏极；第二十五NMOS晶体管M₂₅的源级接地，第二十六NMOS晶体管M₂₆的源级接地；第十九电容C₁₉一端接第二十三PMOS晶体管M₂₃栅极，另一端接第二十五NMOS晶体管M₂₅栅极；第二十电容C₂₀一端接第二十四PMOS晶体管M₂₄栅极，另一端接第二十六NMOS晶体管M₂₆栅极；第二十一电阻R₂₁一端接第二十五NMOS晶体管M₂₅漏极，另一端分别与第二十二电阻R₂₂、第二十三电阻R₂₃、第二十四电阻R₂₄相连，第二十二电阻R₂₂另一端接第二十六NMOS晶体管M₂₆漏极，第二十三电阻R₂₃另一端接第二十五NMOS晶体管M₂₅栅极，第二十四电阻R₂₄另一端接第二十六NMOS晶体管M₂₆栅极；第二十七PMOS晶体管M₂₇源级接电源VDD，漏极接跨阻放大器负输出端V_out-，栅极接第二十八PMOS晶体管M₂₈栅极；第二十八PMOS晶体管M₂₈源级接电源VDD，漏极与栅极短路相连；第二十九PMO S晶体管M₂₉源级接电源VDD，漏极接跨阻放大器正输出端V_out+，栅极接偏置电压V_cmfb；第三十NMOS晶体管M₃₀漏极接跨阻放大器正输出端V_out+，源级接地，栅极接第三十一NM OS晶体管M₃₁栅极；第三十一NMOS晶体管M₃₁漏极接第二十八晶体管M₂₈漏极，栅极接地二十三PMOS晶体管M₂₃漏极，源级接地；第三十二PMOS晶体管M₃₂源级接电源VDD，栅极与第三十三PMOS晶体管M₃₃栅极相连，漏极接跨阻放大器正输出端V_out+；第三十三PMOS晶体管M₃₃源级接电源VDD，栅极与源级短接；第三十四PMOS晶体管M₃₄源级接电源VDD，栅极接偏置电压V_cmfb，漏极接跨阻放大器负输出端V_out-；第三十五NMOS晶体管M₃₅漏极接第三十三PMOS晶体管M₃₃漏极，源级接地，栅极接地二十四PMOS晶体管M₂₄漏极；第三十六NMOS晶体管M₃₆栅极与第三十五NMOS晶体管M₃₅栅极相连，源级接地，漏极接跨阻放大器负输出端V_out-。

进一步地，所述本振信号为25％占空比的本振信号。

综上所述，由于采用了上述技术方案，本发明的有益效果是：

1.本发明设计的低噪声跨导放大器通过三级放大单元，在末级输入输出端获得差分放大信号，实现了巴伦功能的内建，并且该有源巴伦体积小，便于集成；放大器使用电阻有源反馈结构作为输入级，使得接收电路具有宽带特征；输入端的电感器、低噪声跨导放大器的源随器和第一输入级的寄生电容构成谐振效果，进一步提升带宽，使得本发明工作频段覆盖1-12GHz。

2.本发明接收前端结构基于电流模的设计理念，使得电路具备良好的抗干扰能力；低噪声跨导放大器中第二级和第三级放大器单元分别与多栅跨导单元并联，改善其线性度，使得整个带路具有优异的带内线性度；跨阻放大器第三级采用电流模方法，具备好的线性。此外，接收机也具备高增益，较低噪声指数性能。

附图说明

图1为本发明宽带射频接收前端电路示意图。

图2为本发明低噪声跨导放大器电路图。

图3为本发明混频器电路图。

图4为本发明本振信号产生电路示意图。

图5为本发明I/Q路跨阻放大器(TIA)电路示意图。

图6为本发明电路性能仿真图；

其中，(a)为输入反馈系数S11仿真曲线图，(b)为噪声NF仿真曲线图，(c)为增益gain仿真曲线图，(d)为双音测试IIP3仿真曲线图。

图7为本发明带宽仿真曲线图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合实施方式和附图，对本发明作进一步地详细描述。

图2为本发明低噪声跨导放大器电路图，如图2所示，巴伦低噪声跨导放大器电路输入为单端射频信号。第一PMOS晶体管Mp1与第一NMOS晶体管Mn1构成第一放大级，第二PMOS晶体管Mp2与第二NMOS晶体管Mn2构成第二放大级输出Vout+，第三PMOS晶体管Mp3与第三NMOS晶体管Mn3构成第三放大级输出Vout-，第六NMOS晶体管M_an1和第六PMOS M_ap1、第七NMOS晶体管M_an2和第七PMOS M_ap2均采用MGTR(multiple ga ted transistor)技术分别构成两个线性度提高级，并分别与第二放大级、第三放大级并联改善其线性度。具体地，第二级放大级、第三级放大级设计为单位增益，具有相同技术参数，得以实现好的功率压缩点和巴伦功能，而MGTR技术的运用则提高了带内线性度指标。第一级放大级消耗的大部分电流，提供了主要跨导增益，以获得低噪声的效果。使用电阻有源反馈结构作为输入级，使得跨导放大器、以及整个接收机具有宽带特征；进一步地，输入端的电感器和低噪声跨导放大器的源随器，第一输入级的寄生电容构成谐振效果，进一步提升带宽，因此本发明工作频段能够覆盖1-12GHz。

巴伦低噪声跨导放大器的差分输出信号经I/Q路混频器下变频，如图3所示。其中，所述I/Q两路无源混频器包括第八NMOS管M₈、第九NMOS管M₉、第十NMOS晶体管M₁₀和第十六电容C₁₆，其中第八NMOS晶体管M₈栅极接本振正输入端LO+，源级接射频正输入端V_1out+，漏极接中频正输出端V_IF+；第九NMOS晶体管M₉栅极接本振负输入端LO-，源级接射频正输入端V_1out+，漏极接中频负输出端V_IF-；第十NMOS晶体管M₁₀栅极接本振负输入端LO-，源级接射频负输入端V_1out-，漏极接中频正输出端V_IF+；第十一NMOS晶体管M₁₁栅极接本振正输入端LO+，源级接射频负输入端V_1out-，漏极接中频负输出端V_IF-；第十六电容C₁₆一端接中频正输出端V_{I F+}，另一端接中频负输出端V_IF-。

本发明的混频器采用无源电流换向型结构，来对跨导放大器的差分输出信号在电流域进行周期的换向，实现射频信号转变为基带信号，具备低失真特性。为了解决无源混频器的I/Q支路间串扰问题，混频器使用25％占空比的本振信号驱动。如图4所示，本振信号产生电路负责将振荡器的三角信号经过逻辑门的转换，形成脉冲信号。由两个D触发器构成的反馈结构形成的2分频器对脉冲信号进行预分频，得到四路时钟信号。四路时钟在时间上有交叠，经过与非门的处理就得到了互不交叠的25％占空比的时钟信号。并且为了提升驱动能力，末级采用了缓冲器设计，便于改善本振的高频驱动效果。

其中，本振信号产生电路包括第二十一电容C₂₁、第二十二电容C₂₂、第二十三电容C₂₃、第二十四电容C₂₄、第一D锁存器D₁和第二D锁存器D₂，其中，第一D锁存器D₁正输入端D接第二D锁存器D₂负输出端

(即为Phi3)，第一D锁存器D₁负输入端

接第二D锁存器D₂正输出端Q(即为Phi1)，第一D锁存器D₁正输出端Q(即为Phi0)接第二D锁存器D₂正输入端D，第一D锁存器D₁负输出端

(即为Phi2)接第二D锁存器D₂负输入端

第二十一电容C₂₁一端接地，另一端接Phi0；第二十二电容C₂₂一端接地，另一端接Phi2；第二十三电容C₂₃一端接地，另一端接Phi1；第二十四电容C₂₄一端接地，另一端接Ph i3。

Phi0与Phi1接与非门输入端，其输出经反相器输出为LO0；Phi1与Phi2接与非门输入端，其输出经反相器输出为LO1；Phi2与Phi3接与非门输入端，其输出经反相器输出为LO2；Phi3与Phi0接与非门输入端，其输出经反相器输出为LO3。

混频器将基带信号输送至跨阻放大器的输入端口。跨阻放大器负载将基带电流信号，转化为输出电压信号。如图5所示，该放大器使用三级结构，第一级采用折叠CASCODE结构获得高的增益，减小晶体管的堆叠数目，增加输出与输入的隔离性，即减小输出电压对电路电流的影响。第二级提供适度增益。前二级均采用PMOS作为输入级，利于低闪烁噪声的实现。第三级为电流镜设计，对于末级的大信号，提供了电流模的放大效果，保证了线性度性能。其中，电压V_cmfb＝(V_out+-V_out-)/2。该放大器的环路增益为73dB,单位增益带宽为2.1GHz,相位裕度71°。跨阻放大器中包括反馈电路，其中，反馈电路包括反馈电容C_I1、反馈电容C_I2、反馈电容C_Q1、反馈电容C_Q2、反馈电阻R_I1、反馈电阻R_I2、反馈电阻R_Q1和反馈电阻R_Q2，其中，反馈电容C_I1与反馈电阻R_I1并联，一端接跨阻放大器I路负输入端，另一端接跨阻放大器I路正输出端；反馈电容C_I2与反馈电阻R_I2并联，一端接跨阻放大器I路正输入端，另一端接跨阻放大器I路负输出端；反馈电容C_Q1与反馈电阻R_Q1并联，一端接跨阻放大器Q路负输入端，另一端接跨阻放大器Q路正输出端；反馈电容C_Q2与反馈电阻R_Q2并联，一端接跨阻放大器Q路负输入端，另一端接跨阻放大器Q路正输出端。其中，通过反馈电阻电容R_I/C_I、R_Q/C_Q的配置，实现基带带宽40MHz，满足宽带接收系统的要求；并且，对于带外阻塞信号，该结构还提供了良好的抗干扰能力。

本发明采用28nm cmos工艺实现，如图6所示，仿真获得的技术指标以典型的5GHz的本振频率为例，结果为：2.8db的NF、47.5db的增益。在具有巴伦功能的低噪声跨导放大器输出端的差分平衡性结果为：幅度误差优于0.3db，相位误差小于3°。本发明射频前端电路的双音测试也表明了带内IIP3为-10dBm，此外带外IIP3约为0dBm，表明其具有较好的带外抑制效果。对于其他频率点的本振，仿真的指标波动在可接受范围内。本发明的射频带宽主要由低噪声跨导放大器决定，如图7所示，仿真得到的反馈系数S11带宽很好地覆盖了1-12GHz。电路整机功耗23.5毫瓦，具体地电路中各个模块的功耗分布：跨导放大器电路功耗为7.4mW，本振功耗为11.5mW，偏置电路功耗为0.3mW，TIA电路功耗为2.4mW。下表给出了本实施方法参数指标和近年来的技术报导结果对比，因此本发明方案除具备了内建巴伦功能外，还有宽带宽、高增益和低功耗的优势。

表1

(1)Liang Wu；Alan W.L.Ng；Shiyuan Zheng；et al,A 0.9-5.8-GHz Software-Defined Receiver RF Front-End With Transformer-Based Current-Gain Boostingand Harmonic Rejection Calibration[J],IEEE Transactions on Very LargeScaleIntegration Systems,Volume:25,Issue:8,Page:2371-2382,2017.

(2)Xiangning Fan；Chengjie Gu；Jian Tao；et al,A Reconfigurable 0.7-2.6GHz Wideband Mixer for Multi-mode Mult i-standard Receivers in 0.183m RFCMOS[C],2015IEEE MTT-S International Microwave Workshop Series on AdvancedMaterials and Processes for RF and THz Applications,2015,Suzhou,China.

(3)Hossein Noori；Rong Jiang；Fa Foster Dai,A 1.8GHz-2.4GHz SAW-LessReconfigurable Receiver Frontend RFIC in 65nm CMOS RF SOI[C],2018IEEEInternational Symposium on Circuits and Systems,2018,Florence Italy.

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (3)

1.一种CMOS宽带巴伦射频接收前端电路，包括低噪声跨导放大器、I/Q两路无源混频器、I/Q两路跨阻放大器和本振信号产生电路，所述低噪声跨导放大器输入端与射频输入端(RF_in)相连，输出端(V_1out+、V_1out-)与所述I/Q两路无源混频器的信号输入端相连，所述I/Q两路无源混频器的信号输出端与I/Q两路跨阻放大器信号输入端相连，其中，所述低噪声跨导放大器用于将单端射频信号转变成差分信号并放大输出给所述I/Q两路无源混频器，所述I/Q两路无源混频器用于将差分信号进行下混频后的输出给I/Q两路跨阻放大器，所述I/Q两路跨阻放大器将电流信号放大输出为电压信号，所述本振信号产生电路用于为I/Q两路无源混频器提供本振信号，其特征在于，所述低噪声跨导放大器包括第十五电容C₁₅、电感L、第一级放大单元、第二级放大单元、第三级放大单元、电阻有源反馈单元和多栅跨导单元，所述第十五电容C₁₅、电感L、第一级放大单元、第二级放大单元、第三级放大单元依次串联，所述多栅跨导单元分别与第二级放大单元、第三级放大单元并联，所述电阻有源反馈单元一端与电感第一端相连，另一端与第三级放大单元相连，其中，所述第一级放大单元提供电路增益放大，所述第二级放大单元和第三级放大单元为单位增益，具有相同技术参数，用于实现好的功率压缩点和巴伦功能；所述低噪声跨导放大器中第一级放大单元包括第一电容(C₁)、第二电容(C₂)、第一电阻(R₁)、第二电阻(R₂)、第一NMOS晶体管(M_n1)和第一PMOS晶体管(M_p1)；第二级放大单元包括第三电容(C₃)、第四电容(C₄)、第十一电容(C₁₁)、第三电阻(R₃)、第四电阻(R₄)、第十一电阻(R₁₁)、第二NMOS晶体管(M_n2)和第二PMOS晶体管(M_p2)；第三级放大单元包括第五电容(C₅)、第六电容(C₆)、第十二电容(C₁₂)、第五电阻(R₅)、第六电阻(R₆)、第十二电阻(R₁₂)、第三NMOS晶体管(M_n3)和第三PMOS晶体管(M_p3)；多栅跨导单元包括第一多栅跨导单元和第二多栅跨导单元，其中，第一多栅跨导单元包括第七电容(C₇)、第八电容(C₈)、第七电阻(R₇)、第八电阻(R₈)、第六NMOS晶体管(M_an1)和第六PMOS晶体管(M_ap1)；第二多栅跨导单元包括第九电容(C₉)、第十电容(C₁₀)、第九电阻(R₉)、第十电阻(R₁₀)、第七NMOS晶体管(M_an2)和第七PMOS晶体管(M_ap2)；电阻有源反馈单元包括第十三电阻(R₁₃)、第十四电阻(R₁₄)、反馈电阻(R_F)、第十三电容(C₁₃)、第十四电容(C₁₄)、第四NMOS晶体管(M_n4)和第五NMOS晶体管(M_n5)；

其中，第十五电容(C₁₅)的第一端与射频信号输入端(RF_in)相连，第十五电容第二端接电感L第一端，电感L第二端分别接第一电容(C₁)与第二电容(C₂)一端，第一电容(C₁)另一端接第一NMOS晶体管(M_n1)栅极，第二电容(C₂)另一端接第一PMOS晶体管(M_p1)栅极；第一NMOS晶体管(M_n1)源级接地，第一NMOS晶体管(M_n1)漏极与第一PMOS晶体管(M_p1)漏级相连，第一NMOS晶体管(M_n1)栅极接第一电阻(R₁)一端，第一电阻(R₁)另一端接第一偏置电路(VB_n1)；第一PMOS晶体管(M_p1)源级接电源(VDD)，第二电阻(R₂)一端接第一PMOS晶体管(M_p1)栅极，另一端接第一PMOS晶体管(M_p1)漏极；第三电容(C₃)一端与第一NMOS晶体管(M_n1)漏极相连，另一端接第二NMOS晶体管(M_n2)栅极；第三电阻(R₃)一端接第二NMOS晶体管(M_n2)栅极，另一端接第二偏置电路(VB_n2)；第二NMOS晶体管(M_n2)源级接地，第二NMOS晶体管(M_n2)漏极接低噪声跨导放大器正输出端(V_1out+)；第四电容(C₄)一端与第一NMOS晶体管(M_n1)漏极相连，另一端接第二PMOS晶体管(M_p2)栅极；第四电阻(R₄)一端接第二PMOS晶体管(M_p2)栅极，另一端接第二PMOS晶体管(M_p2)漏极；第二PMOS晶体管(M_p2)源级接电源(VDD)，第二PMOS晶体管(M_p2)漏极接低噪声跨导放大器正输出端(V_1out+)；第五电容(C₅)一端接低噪声跨导放大器正输出端(V_1out+)，另一端接第三NMOS晶体管(M_n3)栅极；第五电阻(R₅)一端接第三偏置电路(VB_n3)，另一端接第三NMOS晶体管(M_n3)栅极；第三NMOS晶体管(M_n3)源级接地，第三NMOS晶体管(M_n3)漏极接低噪声跨导放大器负输出端(V_1out-)；第六电容(C₆)一端接低噪声跨导放大器正输出端(V_1out+)，另一端接第三PMOS晶体管(M_p3)栅极；第六电阻(R₆)一端接第三PMOS晶体管(M_p3)栅极，另一端接第三PMOS晶体管(M_p3)漏极；第三PMOS晶体管(M_p3)源级接电源(VDD)，第三PMOS管(M_p3)漏极接低噪声跨导放大器负输出端(V_1out-)；第十三电容(C₁₃)一端接低噪声跨导放大器正输出端(V_1out+)，另一端接第四NMOS晶体管(M_n4)栅极；第十三电阻(R₁₃)一端接第一偏置电路(VB_n1)，另一端接第四NMOS晶体管(M_n4)栅极；第四NMOS晶体管(M_n4)源级接地，第四NMOS晶体管(M_n4)漏极接反馈电阻(R_F)的一端，并与第五NMOS晶体管(M_n5)源级相连，反馈电阻(R_F)的另一端接第十五电容(C₁₅)第二端；第十四电容(C₁₄)一端接低噪声跨导放大器负输出端(V_1out-)，另一端接第五NMOS晶体管(M_n5)栅极；第十四电阻(R₁₄)一端接第五NMOS晶体管(M_n5)栅极，另一端接第五NMOS晶体管(M_n5)漏极；第五NMOS晶体管(M_n5)漏极接电源(VDD)；第七电容(C₇)一端接第一NMOS晶体管(M_n1)漏极，另一端接第六NMOS晶体管(M_an1)栅极；第七电阻(R₇)一端接第四偏置电路(V_Ban)，另一端接第六NMOS晶体管(M_an1)栅极；第六NMOS晶体管(M_an1)源级接地，第六NMOS晶体管(M_an1)漏极接低噪声跨导放大器正输出端(V_1out+)；第八电容(C₈)一端接第一NMOS晶体管(M_n1)漏极，另一端接第六PMOS晶体管(M_ap1)栅极；第八电阻(R₈)一端接第五偏置电路(VB_ap)，另一端接第六PMOS晶体管(M_ap1)栅极；第六PMOS晶体管(M_ap1)源级接电源(VDD)，第六PMOS晶体管(M_ap1)漏极接低噪声跨导放大器正输出端(V_1out+)；第九电容(C₉)一端接低噪声跨导放大器正输出端(V_1out+)，另一端接第七NMOS晶体管(M_an2)栅极；第九电阻(R₉)一端接第四偏置电路(VB_an)，另一端接第七NMOS晶体管(M_an2)栅极；第七NMOS晶体管(M_an2)源级接地，第七NMOS晶体管(M_an2)漏极接低噪声跨导放大器负输出端(V_1out-)；第十电容(C₁₀)一端接低噪声跨导放大器正输出端(V_1out+)，另一端接第七PMOS晶体管(M_ap2)栅极；第十电阻(R₁₀)一端接第五偏置电路(V_Bap)，另一端接第七PMOS晶体管(M_ap2)栅极；第七PMOS晶体管(M_ap2)源级接电源(VDD)，第七PMOS晶体管(M_ap2)漏极接低噪声跨导放大器负输出端(V_1out-)；第十一电阻(R₁₁)第一端接第十一电容(C₁₁)第一端，第十一电阻(R₁₁)第二端接地，第十一电容(C₁₁)第二端接低噪声跨导放大器正输出端(V_1out+)；第十二电阻(R₁₂)第一端接第十二电容(C₁₂)第一端，第十二电阻(R₁₂)第二端接地，第十二电容(C₁₂)第二端接低噪声跨导放大器负输出端(V_1out-)。

2.一种如权利要求1所述的CMOS宽带巴伦射频接收前端电路，其特征在于，所述I/Q两路跨阻放大器中第十二PMOS晶体管(M₁₂)源级接电源(VDD)，漏极接第十三PMOS晶体管(M₁₃)源级，栅极接偏置电压；第十三PMOS晶体管(M₁₃)漏极接第十五NMOS晶体管(M₁₅)的漏极，栅极接无源混频器正输出端(V_IF+)；第十四PMOS晶体管(M₁₄)源级接第十三PMOS晶体管(M₁₃)源级，漏极接第十六NMOS晶体管(M₁₆)的漏极，栅极接无源混频器负输出端(V_IF-)；第十五NMOS晶体管(M₁₅)源级接地，漏极接第十七NMOS晶体管(M₁₇)的源级，栅极接偏置电压；第十六NMOS晶体管(M₁₆)源级接地，栅极接偏置电压，漏极接第十八NMOS晶体管(M₁₈)的源级；第十七NMOS晶体管(M₁₇)漏极接第十九PMOS晶体管(M₁₉)的漏极，栅极接偏置电压；第十八NMOS晶体管(M₁₈)漏极接第二十PMOS晶体管(M₂₀)的漏级，栅极接偏置电压；第十九PMOS晶体管(M₁₉)源级接第二十一PMOS晶体管(M₂₁)漏极，栅极接偏置电压；第二十PMOS晶体管(M₂₀)源级接第二十二PMOS晶体管(M₂₂)漏极，栅极接偏置电压；第二十一PMOS晶体管(M₂₁)源级接第十九电阻(R₁₉)一端，第十九电阻(R₁₉)另一端接电源(VDD)，第二十一PMOS晶体管(M₂₁)栅极接第十七电阻(R₁₇)的一端，第十七电阻(R₁₇)的另一端分别与第十八电阻(R₁₈)、第十五电阻(R₁₅)、第十六电阻(R₁₆)相连，第十八电阻(R₁₈)的另一端接第二十二PMOS晶体管(M₂₂)的栅级，第十五电阻(R₁₅)的另一端接第十七NMOS晶体管(M₁₇)漏极，第十六电阻(R₁₆)的另一端接第十八NMOS晶体管(M₁₈)漏极；第二十二PMOS晶体管(M₂₂)的源级接第二十电阻(R₂₀)，第二十电阻(R₂₀)的另一端接电源(VDD)；

第十七电容(C₁₇)一端接第二十一PMOS晶体管(M₂₁)栅极，另一端接第十九PMOS晶体管(M₁₉)漏极；第十八电容(C₁₈)一端接第二十二PMOS晶体管(M₂₂)栅极，另一端接第二十PMOS晶体管(M₂₀)漏极；第三十七PMOS晶体管(M₃₇)源级接电源(VDD)，栅极接偏置电压，漏极接第二十三PMOS晶体管(M₂₃)的源级；第二十三PMOS晶体管(M₂₃)的漏极接第二十五NMOS晶体管(M₂₅)的漏极；第二十四PMOS晶体管(M₂₄)的源级接第三十七PMOS晶体管(M₃₇)的漏极，漏极接第二十六NMOS晶体管(M₂₆)的漏极；第二十五NMOS晶体管(M₂₅)的源级接地，第二十六NMOS晶体管(M₂₆)的源级接地；第十九电容(C₁₉)一端接第二十三PMOS晶体管(M₂₃)栅极，另一端接第二十五NMOS晶体管(M₂₅)栅极；第二十电容(C₂₀)一端接第二十四PMOS晶体管(M₂₄)栅极，另一端接第二十六NMOS晶体管(M₂₆)栅极；第二十一电阻(R₂₁)一端接第二十五NMOS晶体管(M₂₅)漏极，另一端分别与第二十二电阻(R₂₂)、第二十三电阻(R₂₃)、第二十四电阻(R₂₄)相连，第二十二电阻(R₂₂)另一端接第二十六NMOS晶体管(M₂₆)漏极，第二十三电阻(R₂₃)另一端接第二十五NMOS晶体管(M₂₅)栅极，第二十四电阻(R₂₄)另一端接第二十六NMOS晶体管(M₂₆)栅极；第二十七PMOS晶体管(M₂₇)源级接电源(VDD)，漏极接跨阻放大器负输出端(V_out-)，栅极接第二十八PMOS晶体管(M₂₈)栅极；第二十八PMOS晶体管(M₂₈)源级接电源(VDD)，漏极与栅极短路相连；第二十九PMOS晶体管(M₂₉)源级接电源(VDD)，漏极接跨阻放大器正输出端(V_out+)，栅极接偏置电压(V_cmfb)；第三十NMOS晶体管(M₃₀)漏极接跨阻放大器正输出端(V_out+)，源级接地，栅极接第三十一NMOS晶体管(M₃₁)栅极；第三十一NMOS晶体管(M₃₁)漏极接第二十八晶体管(M₂₈)漏极，栅极接地二十三PMOS晶体管(M₂₃)漏极，源级接地；第三十二PMOS晶体管(M₃₂)源级接电源(VDD)，栅极与第三十三PMOS晶体管(M₃₃)栅极相连，漏极接跨阻放大器正输出端(V_out+)；第三十三PMOS晶体管(M₃₃)源级接电源(VDD)，栅极与源级短接；第三十四PMOS晶体管(M₃₄)源级接电源(VDD)，栅极接偏置电压(V_cmfb)，漏极接跨阻放大器负输出端(V_out-)；第三十五NMOS晶体管(M₃₅)漏极接第三十三PMOS晶体管(M₃₃)漏极，源级接地，栅极接第二十四PMOS晶体管(M₂₄)漏极；第三十六NMOS晶体管(M₃₆)栅极与第三十五NMOS晶体管(M₃₅)栅极相连，源级接地，漏极接跨阻放大器负输出端(V_out-)。

3.一种如权利要求1所述的CMOS宽带巴伦射频接收前端电路，其特征在于，所述本振信号为25％占空比的本振信号。

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