CN110098189A - 一种闪存器件及其制造方法 - Google Patents
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Abstract
本发明提供一种闪存器件及其制造方法，先形成浮栅，浮栅之间以及浮栅之间的衬底中的隔离沟槽中都填充有隔离材料，而后，去除浮栅之间的隔离材料，以形成待填充区，该待填充区的底部呈凹陷形貌，之后，对该待填充区进行包裹浮栅的控制栅。由于待填充区的底部呈凹陷形貌，填充控制栅之后，使得控制栅的底部形貌呈凸出状，这样，改善控制栅与有源区的电场分布，尤其可以避免可靠性电性测试时，控制栅与有源区的击穿，提高器件性能。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种闪存器件及其制造方法。
背景技术
随着半导体技术的不断发展，存储器得到了广泛的应用。浮栅型闪存是一种非易失性存储器，具有集成度高、存储速度快和易于擦除和重写等优点。在浮栅型闪存器件中，利用浮栅来存储电荷，实现数据存储的非易失性，浮栅工艺将影响器件性能。
发明内容
有鉴于此，本发明的目的在于提供一种闪存器件及其制造方法，提高闪存器件的性能。
为实现上述目的，本发明有如下技术方案：
一种闪存器件的制造方法，包括：
提供衬底，所述衬底上形成有浮栅，所述浮栅之间的衬底中形成有隔离沟槽，所述隔离沟槽中以及浮栅之间填充有隔离材料；
去除所述浮栅之间的隔离材料，以形成待填充区，所述待填充区底部呈凹陷形貌；
进行所述待填充区的填充，以形成包裹所述浮栅的控制栅。
可选地，所述浮栅、隔离沟槽及隔离材料的形成方法包括：
在所述衬底上形成牺牲层；
进行牺牲层以及衬底的图案化，以形成衬底中的隔离沟槽，以及形成隔离沟槽之间图案化的牺牲层；
在所述隔离沟槽中以及牺牲层之间填充隔离材料；
将所述牺牲层替换为浮栅。
可选地，所述将所述牺牲层替换为浮栅，包括：
去除所述牺牲层；
填充浮栅材料；
以所述隔离材料为停止层，进行所述浮栅材料的平坦化，以在所述隔离材料之间的衬底上形成浮栅。
可选地，所述浮栅材料为多晶硅，在填充浮栅材料之后，还包括：对浮栅材料进行掺杂。
可选地，所述去除所述浮栅之间的隔离材料，包括：
采用湿法刻蚀去除所述浮栅之间部分深度的隔离材料；
采用干法刻蚀继续去除所述浮栅之间的隔离材料，以形成待填充区，所述待填充区底部呈凹陷形貌。
可选地，在进行湿法刻蚀之前，还包括：在所述浮栅上形成第二掩膜层；
在形成待填充区之后，还包括：去除所述第二掩膜层。
可选地，所述采用干法刻蚀继续去除所述浮栅之间的隔离材料，包括：
所述隔离材料为氧化硅，采用等离子体刻蚀的方法继续去除所述浮栅之间的隔离材料，其中，射频功率的范围为100-500W，刻蚀气体的碳氟比的范围为1.4-0.8，载气流量的范围为500-1000sccm。
可选地，所述刻蚀气体从以下气体中选择：CHF3、CF4、C4F8、CH2F2、C4F6、CH3F。
一种闪存器件，包括：
衬底；
衬底上的浮栅；
浮栅之间的衬底中的隔离沟槽，所述隔离沟槽中填充有隔离材料，所述隔离材料的上表面呈凹陷形貌；
在所述隔离材料上、填充于所述浮栅之间并覆盖浮栅的控制栅。
可选地，所述凹陷形貌基本为倒锥形。
本发明实施例提供的闪存器件及其制造方法，先形成浮栅，浮栅之间以及浮栅之间的衬底中的隔离沟槽中都填充有隔离材料，而后，去除浮栅之间的隔离材料，以形成待填充区，该待填充区的底部呈凹陷形貌，之后，对该待填充区进行包裹浮栅的控制栅。由于待填充区的底部呈凹陷形貌，填充控制栅之后，使得控制栅的底部形貌呈凸出状，这样，改善控制栅与有源区的电场分布，尤其可以避免可靠性电性测试时，控制栅与有源区的击穿，提高器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例的闪存器件的制造方法的流程示意图；
图2-9示出了根据本发明实施例的制造方法形成闪存器件过程中的器件结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在浮栅型闪存器件中，利用浮栅来存储电荷，实现数据存储的非易失性，浮栅工艺将影响器件性能。基于此，本申请提供一种闪存器件的制造方法，改善浮栅形成工艺，先形成浮栅，浮栅之间以及浮栅之间的衬底中的隔离沟槽中都填充有隔离材料，而后，去除浮栅之间的隔离材料，以形成待填充区，该待填充区的底部呈凹陷形貌，之后，对该待填充区进行包裹浮栅的控制栅。由于待填充区的底部呈凹陷形貌，填充控制栅之后，使得控制栅的底部形貌呈凸出状，这样，改善控制栅与有源区的电场分布，尤其可以避免可靠性电性测试时，控制栅与有源区的击穿，提高器件性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-9对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，所述衬底100上形成有浮栅130，所述浮栅130之间的衬底100中形成有隔离沟槽110，所述隔离沟槽110中以及浮栅130之间填充有隔离材料120，参考图5所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。本实施例中，所述衬底100可以为硅衬底。
在本申请实施例中，衬底100上已经形成有浮栅130，可以理解的是，浮栅130和衬底100之间还可以形成有栅介质层102，同时，浮栅130下为有源区(Active Area)，有源区之间为隔离沟槽110，隔离沟槽110以及浮栅130之间都填充有隔离材料120，在浮栅130之间一并填充有隔离材料120。其中，隔离材料可以包括二氧化硅或其他可以分开器件的有源区的材料，浮栅130可以为任意合适的栅极材料，例如可以为多晶硅，栅介质层102例如可以为氧化硅或其他高k介质材料。
在本实施例中，具体的，可以通过以下的方法来形成上述的浮栅130以及隔离材料120。
首先，在所述衬底上形成牺牲层104，参考图2所示。
在形成牺牲层104之前，可以先在衬底上生长栅介质层102，本实施例中，例如可以采用热氧化工艺，在衬底100的表面上形成氧化硅的栅介质层102。
牺牲层104为浮栅的替代层，在后续工艺中，该牺牲层104将被去除并以浮栅替代。可以根据具体工艺实现的需要选择该牺牲层104的材料，在本实施例中，该牺牲层104的材料可以为氮化硅(Si3N4)，牺牲层104的厚度可以根据需要形成的浮栅的厚度确定。
接着，进行牺牲层104以及衬底100的图案化，以形成衬底100中的隔离沟槽110，以及形成隔离沟槽110之间图案化的牺牲层104’，参考图2和图3。
该步骤中，利用同一掩膜同时进行牺牲层104以及衬底100的刻蚀，在形成隔离沟槽110的同时，在隔离沟槽110之间的有源区上形成牺牲层104’，该图案化后的牺牲层104’为浮栅的牺牲层。
具体的，先在牺牲层上形成第一掩膜层106，该第一掩膜层106为用于形成隔离沟槽的掩膜，可以为硬掩膜或光刻胶，硬掩膜例如可以为氧化硅、氮化硅、氮氧化硅或他们的叠层。本实施例中，该第一掩膜层106为光刻胶，该第一掩膜层106中已形成有隔离沟槽的图案，可以采用光刻技术形成该光刻胶的第一掩膜层106，具体的，在牺牲层104上旋涂光刻胶，并进行曝光、显影等操作，从而，形成具有隔离沟槽的图案的第一掩膜层106，如图2所示。
接着，以所述第一掩膜层106为掩蔽，刻蚀所述牺牲层104以及衬底100，以形成衬底100中的隔离沟槽110，以及形成隔离沟槽110之间图案化的牺牲层104’，参考图3所示。
该步骤中，以第一掩膜层106为掩膜，进行牺牲层104以及衬底100的图案化，将第一掩膜层106中的图案转移到牺牲层104以及衬底100中，从而，在衬底100中形成隔离沟槽110，以及形成隔离沟槽110之间的有源区上图案化后的牺牲层104’。在具体的应用中，可以采用干法刻蚀，例如RIE(反应离子刻蚀)的方法，先将第一掩膜层106中的图案转移至牺牲层104中，在形成图案化后的牺牲层104’之后，如图3所示，进而，可以去除或者不去除该第一掩膜层106，继续以图案化后的牺牲层104为掩蔽，进行栅介质层102和衬底100的刻蚀，在衬底100中形成隔离沟槽110，隔离沟槽110之间的衬底100即为有源区，有源区上形成有栅介质层102。
而后，在所述隔离沟槽110中以及牺牲层104’之间填充隔离材料120，参考图4所示。
具体的应用中，可以先进行隔离材料120的沉积，隔离材料可以为氧化硅，而后，进行平坦化工艺，例如CMP(化学机械研磨)进行平坦化，并以牺牲层104’作为停止层，从而，在隔离沟槽110中以及牺牲层104’之间填充隔离材料120，如图4所示。
接着，将所述牺牲层104’替换为浮栅130，参考图5所示。
将牺牲层104’替换为浮栅130具体可以包括：将牺牲层104’去除，以在隔离材料120之间形成开口(图未示出)；在开口中重新填充浮栅130。
在去除牺牲层104’时，可以采用干法或湿法刻蚀，选择性去除牺牲层104’，之后，进行浮栅材料的沉积，例如多晶硅的沉积，并进行平坦化工艺，例如CMP(化学机械研磨)进行平坦化，并以隔离材料120为停止层，这样，就将牺牲层104’替换为浮栅130，参考图5所示。进一步地，还可以对多晶硅的浮栅130进行掺杂，注入掺杂离子，以改善栅控能力。
在步骤S02，去除所述浮栅130之间的隔离材料120，以形成待填充区122，所述待填充区122底部呈凹陷形貌，参考图7所示。
在本申请中，采用先形成浮栅130，再通过打开浮栅130间的隔离材料的方式形成浮栅，这样，后续可以以填充的方式形成控制栅，使得控制栅可以包裹浮栅的侧面及上表面，从而，通过控制栅对浮栅的包裹面积，提高耦合率，从而可以提高器件的性能。
然而，通过后填充方式形成控制栅，虽然可以增加控制栅对浮栅的包裹面积，但在对该种方法形成的器件进行可靠性的电性测试时，却出现循环测试(cycling)的失效问题，通过失效分析发现这种失效多出现在控制栅与有源区的边界处，在该边界处出现了击穿，究其原因是由于该边界处控制栅的电场分布较集中而导致的。基于此问题，本申请中在打开浮栅间的隔离材料时，进一步通过改变控制栅与底部的形貌，改善控制栅与有源区交界处的电场分布，避免可靠性电性测试时，控制栅与有源区的击穿，提高器件性能。
在本申请实施例中，在打开浮栅130间的隔离材料，形成控制栅的待填充区时，使得待填充区底部呈现凹陷形貌，参考图7所示，该凹陷形貌的中部较两边具有更低的表面，基本呈现倒锥形形貌，这样，使得凹陷的边缘处与有源区具有更为平滑的交界面，从而改善控制栅与有源区交界处的电场分布。可以理解的是，在本申请中形成的凹陷形貌可以为倒锥形形貌，该倒锥形形貌为在制造工艺允许情况下大致为倒锥形的形貌。
在一些实施例中，去除所述浮栅之间的隔离材料，具体可以包括：
首先，可以先在浮栅130上形成第二掩膜层140，参考图5所示。
接着，采用湿法刻蚀去除所述浮栅130之间部分深度的隔离材料120，参考图6所示；
而后，采用干法刻蚀继续去除所述浮栅130之间的隔离材料120，以形成待填充区122，所述待填充区122底部呈凹陷形貌，参考图7所示。
而后，去除第二掩膜层140，参考图8所示。
该第二掩膜层140可以为光刻胶，通过第二掩膜层140可以在隔离材料的刻蚀中起到保护浮栅的作用，可以利用光刻技术，采用形成隔离沟槽时的掩膜版来形成该第二掩膜层140，刻蚀完成之后，可以通过酸液将该第二掩膜层140去除。
可以采用合适的溶剂湿法腐蚀去除部分深度的隔离材料120，而后，继续采用干法刻蚀，如等离子体刻蚀技术，继续刻蚀隔离材料120，通过工艺控制，使得形成的待填充区122底部呈凹陷形貌。单一采用湿法腐蚀，其具有好的刻蚀选择性但刻蚀方向性差，但可能发生钻蚀，损伤浮栅下的栅介质层，而干法刻蚀具有好的刻蚀方向性，但浮栅容易受损或者俘获额外电荷，影响浮栅性能，采用湿法腐蚀和干法刻蚀相结合的方式打开浮栅间的隔离材料，可以避免单一刻蚀方式带来的缺陷，避免浮栅以及栅介质层的损伤，整体提高器件的性能。
在本申请一些实施例中，隔离材料120为氧化硅，在采用干法刻蚀继续去除所述浮栅之间的隔离材料时，具体的，采用等离子体刻蚀的方法继续去除所述浮栅之间的隔离材料，通过工艺控制刻蚀出底部呈凹陷形貌的待刻蚀区，其中，射频功率的范围为100-500W，刻蚀气体的碳氟比的范围为0.4-0.8，载气流量的范围为500-1000sccm。刻蚀气体可以为含碳和氟的刻蚀气体，刻蚀气体从以下气体中选择：CHF3、CF4、C4F8、CH2F2、C4F6、CH3F，根据所需的碳氟比，可以选择一种或多种刻蚀气体进行刻蚀。在一个具体的示例中，射频功率为300W,载气Ar的流量为750sccm,刻蚀气体包括O2、C4F6和CHF3，流量分别为：O2为5sccm,C4F6为30sccm,CHF3为10sccm,
在步骤S03，进行所述待填充区122的填充，以形成包裹所述浮栅130的控制栅160，参考图9所示。
填充控制栅160之前，可以先进行隔离层150的沉积，隔离层150用于将浮栅与控制栅分隔开，可以为绝缘介质材料，隔离层150可以为依次层叠的氧化硅、氮化硅和氧化硅的叠层，即ONO(oxide nitride oxide)的隔离层。
在形成控制栅160时，可以先进行控制栅材料的填充，例如多晶硅的沉积，使得待填充区122以及浮栅130之上都覆盖有控制栅材料，而后，进行平坦化工艺，使得控制栅材料的表面平坦，从而，形成包裹浮栅130的侧面及上表面的控制栅160。
在本申请中，控制栅160形成在待填充区122以及浮栅130之上，控制栅160将浮栅130完全包裹，提高耦合率，从而可以提高器件的性能。同时，通过打开浮栅130间隔离材料160时，形成的待填充区凹陷形貌的控制，使得控制栅160底部为凸出形貌，改善控制栅与有源区交界处的电场分布，避免可靠性电性测试时，控制栅与有源区的击穿，提高器件性能，实现闪存器件性能的全面提升。
以上对本申请实施例的制造方法进行了详细的描述，此外，本申请还提供了通过上述方法形成的闪存器件，参考图9所示，包括：
衬底100；
衬底100上的浮栅130；
浮栅130之间的衬底100中的隔离沟槽110，所述隔离沟槽110中填充有隔离材料120，所述隔离材料120的上表面呈凹陷形貌；
在所述隔离材料120上、填充于所述浮栅130之间并覆盖浮栅130的控制栅160。
进一步地，凹陷形貌可以基本为倒锥形。
上述的闪存器件可以为NOR型闪存。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于闪存器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种闪存器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有浮栅，所述浮栅之间的衬底中形成有隔离沟槽，所述隔离沟槽中以及浮栅之间填充有隔离材料；
去除所述浮栅之间的隔离材料，以形成待填充区，所述待填充区底部呈凹陷形貌；
进行所述待填充区的填充，以形成包裹所述浮栅的控制栅。
2.根据权利要求1所述的制造方法，其特征在于，所述浮栅、隔离沟槽及隔离材料的形成方法包括：
在所述衬底上形成牺牲层；
进行牺牲层以及衬底的图案化，以形成衬底中的隔离沟槽，以及形成隔离沟槽之间图案化的牺牲层；
在所述隔离沟槽中以及牺牲层之间填充隔离材料；
将所述牺牲层替换为浮栅。
3.根据权利要求2所述的制造方法，其特征在于，所述将所述牺牲层替换为浮栅，包括：
去除所述牺牲层；
填充浮栅材料；
以所述隔离材料为停止层，进行所述浮栅材料的平坦化，以在所述隔离材料之间的衬底上形成浮栅。
4.根据权利要求3所述的制造方法，其特征在于，所述浮栅材料为多晶硅，在填充浮栅材料之后，还包括：对浮栅材料进行掺杂。
5.根据权利要求1所述的制造方法，其特征在于，所述去除所述浮栅之间的隔离材料，包括：
采用湿法刻蚀去除所述浮栅之间部分深度的隔离材料；
采用干法刻蚀继续去除所述浮栅之间的隔离材料，以形成待填充区，所述待填充区底部呈凹陷形貌。
6.根据权利要求5所述的制造方法，其特征在于，在进行湿法刻蚀之前，还包括：在所述浮栅上形成第二掩膜层；
在形成待填充区之后，还包括：去除所述第二掩膜层。
7.根据权利要求5或6所述的制造方法，其特征在于，所述采用干法刻蚀继续去除所述浮栅之间的隔离材料，包括：
所述隔离材料为氧化硅，采用等离子体刻蚀的方法继续去除所述浮栅之间的隔离材料，其中，射频功率的范围为100-500W，刻蚀气体的碳氟比的范围为1.4-0.8，载气流量的范围为500-1000sccm。
8.根据权利要求7所述的制造方法，其特征在于，所述刻蚀气体从以下气体中选择：CHF3、CF4、C4F8、CH2F2、C4F6、CH3F。
9.一种闪存器件，其特征在于，包括：
衬底；
衬底上的浮栅；
浮栅之间的衬底中的隔离沟槽，所述隔离沟槽中填充有隔离材料，所述隔离材料的上表面呈凹陷形貌；
在所述隔离材料上、填充于所述浮栅之间并覆盖浮栅的控制栅。
10.根据权利要求1所述的闪存器件，其特征在于，所述凹陷形貌基本为倒锥形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910435801.3A CN110098189A (zh) | 2019-05-23 | 2019-05-23 | 一种闪存器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910435801.3A CN110098189A (zh) | 2019-05-23 | 2019-05-23 | 一种闪存器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110098189A true CN110098189A (zh) | 2019-08-06 |
Family
ID=67449007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910435801.3A Pending CN110098189A (zh) | 2019-05-23 | 2019-05-23 | 一种闪存器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110098189A (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104051346A (zh) * | 2013-03-11 | 2014-09-17 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存存储器的制备方法 |
| CN105789133A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
-
2019
- 2019-05-23 CN CN201910435801.3A patent/CN110098189A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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