CN110088891A - 利用双面处理的逻辑电路块布局 - Google Patents

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Abstract

一种集成电路器件可以包括由隔离层(620)的背面支撑的p型金属氧化物半导体(PMOS)晶体管。集成电路器件还可以包括由隔离层的与背面相对的正面支撑的n型金属氧化物半导体(NMOS)晶体管。集成电路器件可以进一步包括共享接触部(640)，其延伸穿过隔离层，并且将PMOS晶体管的第一端子电耦合到NMOS晶体管的第一端子。

Description

利用双面处理的逻辑电路块布局
技术领域
本公开一般地涉及集成电路(IC)。更具体地，本公开涉及利用双面处理的逻辑电路块布局。
背景技术
归因于成本和功耗考虑，包括高性能双工器的移动射频(RF)芯片设计(例如，移动RF收发器)已经迁移到深亚微米工艺节点。这种移动RF收发器的设计在该深亚微米工艺节点处变得复杂。这些移动RF收发器的设计复杂性被用以支持通信增强(诸如载波聚合)的添加的电路功能进一步复杂化。对于移动RF收发器的进一步设计挑战包括模拟/RF性能考虑，诸如失配、噪声和其他性能考虑。这些移动RF收发器的设计包括使用附加的无源器件，例如，以抑制谐振，和/或执行滤波、旁路和耦合。
这些移动RF收发器的设计可以包括绝缘体上硅(SOI)技术的使用。SOI技术利用分层的“硅-绝缘体-硅”衬底代替常规的硅衬底，以减小寄生器件电容并且改进性能。基于SOI的器件不同于常规的硅制器件，因为硅结在电隔离体(通常是隐埋氧化物(BOX)层)上方。然而，减小厚度的BOX层可能不足以减小由硅层上的有源器件和支撑BOX层的衬底的接近而引起的寄生电容。
SOI层上的有源器件可以包括互补金属氧化物半导体(CMOS)晶体管。用于CMOS晶体管的半导体制造的工艺流程通常在前端制程(FEOL)工艺期间执行。前端制程工艺可以包括形成有源器件(例如，晶体管)的工艺步骤集合。FEOL工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)、外延。不幸的是，这些FEOL工艺通常限于在半导体晶片的一侧的CMOS晶体管形成。
发明内容
一种集成电路器件可以包括由隔离层的背面支撑的p型金属氧化物半导体(PMOS)晶体管。集成电路器件还可以包括由隔离层的与背面相对的正面支撑的n型金属氧化物半导体(NMOS)晶体管。集成电路器件可以进一步包括共享接触部，其延伸穿过隔离层，并且将PMOS晶体管的第一端子电耦合到NMOS晶体管的第一端子。
一种集成电路器件可以包括在隔离层的正面上的成对的第一极性晶体管。成对的第一极性晶体管可以并联电耦合。集成电路器件还可以包括在隔离层的与正面相对的背面上的成对的第二极性晶体管。成对的第二极性晶体管可以串联电耦合。集成电路器件可以进一步包括第一共享接触部，其耦合到成对的第一极性晶体管中的第一晶体管的栅极和成对的第二极性晶体管中的第一晶体管的栅极。集成电路器件还可以包括第二共享接触部，其耦合到成对的第一极性晶体管中的第二晶体管的栅极和成对的第二极性晶体管中的第二晶体管的栅极。集成电路器件可以进一步包括第一电压接触部，其耦合到成对的第一极性晶体管中的每个晶体管的第一端子。集成电路器件还可以包括第二电压接触部，其耦合到成对的第二极性晶体管中的一个晶体管的第一端子。集成电路器件可以进一步包括输出接触部，其耦合到成对的第二极性晶体管中的另一晶体管的第二端子，并且还耦合到成对的第一极性晶体管中的两个晶体管的第二端子。
一种构造集成电路器件的方法可以包括：在隔离层的正面表面上制造n型金属氧化物半导体(NMOS)晶体管。该方法还可以包括：将处理衬底接合到NMOS晶体管上的正面电介质层。该方法可以进一步包括：在隔离层的背面表面上制造p型金属氧化物半导体(PMOS)晶体管，PMOS晶体管相对于NMOS晶体管以交错布置被布置。该方法还可以包括：制造共享接触部，其延伸穿过隔离层并且将PMOS晶体管的第一端子电耦合到NMOS晶体管的第一端子。该方法可以进一步包括：将功率供应轨(Vdd)耦合到PMOS晶体管的第二端子。该方法还可以包括：将接地轨(Vss)耦合到NMOS晶体管的第二端子。
一种射频(RF)前端模块可以包括集成RF电路结构。集成RF电路结构可以包括由隔离层的背面支撑的p型金属氧化物半导体(PMOS)晶体管。集成RF电路结构还可以包括由隔离层的正面支撑的n型金属氧化物半导体(NMOS)晶体管。集成RF电路结构可以进一步包括共享接触部，其延伸穿过隔离层并且将PMOS晶体管的第一端子电耦合到NMOS晶体管的第一端子。RF前端模块还可以包括耦合到集成RF电路结构的输出的天线。
这已经相当广泛地概述了本公开的特征和技术优点，以便可以更好地理解随后的详细描述。下文将描述本公开的附加特征和优点。本领域的技术人员应当明白，本公开可以容易地用作修改或设计用于实现本公开的相同目的的其他结构的基础。本领域的技术人员还应当认识到，这种等效构造没有偏离所附权利要求中阐述的本公开的教导。当关于附图考虑时，从以下描述将更好地理解关于其组织和操作方法以及其他目的和优点而被认为是本公开的特性的新颖特征。然而，将明确理解，每个附图被提供仅用于说明和描述的目的，并且不旨在作为本公开的范围的限定。
附图说明
为了更完整地理解本公开，现在参考结合附图考虑的以下描述。
图1A是根据本公开的一方面的采用双工器的射频(RF)前端(RFFE)模块的示意图。
图1B是根据本公开的各方面的射频(RF)前端(RFFE)模块的示意图，其采用双工器用于芯片组来提供载波聚合。
图2A是根据本公开的一方面的双工器设计的示图。
图2B是根据本公开的一方面的射频(RF)前端模块的示图。
图3A至图3E示出了根据本公开的各方面的层转移工艺期间的集成射频(RF)电路结构的横截面视图。
图4是根据本公开的各方面的使用层转移工艺所制造的集成射频(RF)电路结构的横截面视图。
图5是根据本公开的各方面的集成电路结构的横截面视图，其包括双面自对准有源器件。
图6A和图6B是根据本公开的各方面的集成电路结构的横截面视图，其包括用于电耦合双面有源器件的共享的正面到背面接触部。
图7A-图7C图示了根据本公开的各方面的双面逻辑门布局。
图7D图示了根据本公开的各方面的图7A-图7C中示出的双面逻辑门布局的电路表示。
图8A图示了根据本公开的各方面的与非(NAND)逻辑门布局。
图8B图示了根据本公开的各方面的图8A中示出的与非(NAND)逻辑的电路表示。
图8C图示了根据本公开的各方面的或非(NOR)逻辑门布局。
图8D图示了根据本公开的各方面的图8C中示出的或非(NOR)逻辑门的电路表示。
图9是工艺流程图，其图示了根据本公开的一方面的构造包括双面自对准晶体管的集成电路的方法。
图10是示出了示例性无线通信系统的框图，其中可以有利地采用本公开的配置。
图11是图示了根据一种配置的设计工作站的框图，设计工作站用于半导体组件的电路、布局和逻辑设计。
具体实施方式
下面关于附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节，用于提供对各种概念的透彻理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以不具有这些具体细节而被实践。在一些实例中，公知的结构和组件以框图形式示出，以避免使这样的概念模糊不清。如本文所描述的，术语“和/或”的使用旨在表示“包括性的或”，并且术语“或”的使用旨在表示“排他性的或”。
归因于成本和功耗考虑，移动射频(RF)芯片设计(例如，移动RF收发器)已经迁移到深亚微米工艺节点。移动RF收发器的设计复杂性被用以支持通信增强(诸如载波聚合)的添加的电路功能进一步复杂化。
现代半导体芯片产品的成功制造涉及材料与所采用的工艺之间的相互作用。用于集成电路结构的半导体制造的工艺流程可以包括前端制程(FEOL)工艺、中间制程(MOL)(也称为中端制程(MEOL))工艺和后端制程(BEOL)工艺，以形成互连部(例如，M1、M2、M3、M4等)。前端制程工艺可以包括形成有源器件(诸如晶体管、电容器、二极管)的工艺步骤集合。前端制程工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)、外延。中间制程工艺可以包括使得晶体管到BEOL互连部的连接成为可能的工艺步骤集合。这些步骤包括硅化和接触部形成以及应力引入。后端制程工艺可以包括形成连结独立晶体管的互连部并且形成电路的工艺步骤集合。当前，铜和铝提供互连部，但是随着技术的进一步发展，其他导电材料可以被使用。
这些移动RF收发器的设计可以包括绝缘体上硅(SOI)技术的使用。SOI技术利用分层的“硅-绝缘体-硅”衬底取代常规的硅衬底，以减小寄生器件电容并且改进性能。基于SOI的器件不同于常规的硅制器件，因为硅结在电隔离体(通常是隐埋氧化物(BOX)层)上方，其中BOX层的厚度可以被减小。
SOI层上的有源器件可以包括互补金属氧化物半导体(CMOS)晶体管。用于CMOS晶体管的半导体制造的工艺流程通常在前端制程(FEOL)工艺期间执行。前端制程工艺可以包括形成有源器件(例如，晶体管)的工艺步骤集合。FEOL工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)、外延。不幸的是，这些FEOL工艺通常限于在半导体晶片的一侧的CMOS晶体管形成。也就是说，常规的CMOS晶体管制造技术限于在半导体的正面的晶体管制造，这限制了晶体管密度。作为结果，本公开的各方面包括层转移后工艺，以使得利用双面处理的逻辑电路布局成为可能。
本公开的各个方面提供了在使用双面处理所制造的集成电路结构内形成逻辑电路布局的技术。用于集成电路结构的半导体制造的工艺流程可以包括前端制程(FEOL)工艺、中间制程(MOL)(也称为中端制程(MEOL))工艺和后端制程(BEOL)工艺。中间制程工艺可以包括使得晶体管到BEOL互连部的连接成为可能的工艺步骤集合。这些步骤包括硅化和接触部形成以及应力引入。后端制程工艺可以包括形成连结独立晶体管的互连部并且形成电路的工艺步骤集合。当前，铜和铝是形成互连部的材料，但是随着技术的进一步发展，其他导电材料可以被使用。
本公开的各个方面提供了用于在隔离层(例如，隐埋氧化物或BOX层)的多个面上形成器件的技术。根据第一种方法，第一器件(例如，半导体器件)集合可以形成在隔离层的正面上，其中隔离层被定位在蚀刻增强剂层上方。在一些实施方式中，隔离层可以为高K电介质层。电介质层(例如，绝缘体)可以沉积在第一器件集合上和周围，并且处理晶片可以被附接到电介质层(例如，处理件可以用于在制造期间操纵包括隔离层的裸片，诸如将裸片翻转过来)。接下来，蚀刻工艺可以被执行以暴露蚀刻增强层，其中蚀刻工艺从隔离层的与正面相对的背面被执行。如本文中使用的，蚀刻工艺可以是指湿法蚀刻工艺或干法蚀刻工艺。平坦化工艺(例如，化学机械平坦化(CMP))可以被执行以去除蚀刻增强层，之后第二器件集合可以形成在隔离层的背面上。
尽管本公开的各方面关于绝缘体上硅(SOI)技术被描述，但是本公开的各方面也可以使用替代绝缘体上硅技术的用于平面晶体管、鳍型场效应晶体管(FinFET)、纳米管、体硅的其他制造技术、或其他类似的半导体制造技术来实施。将理解，术语“层”包括薄膜，并且将不被解释为指示竖直或水平厚度，除非另有陈述。如本文所描述的，术语“衬底”可以是指切割晶片的衬底，或者可以是指未切割晶片的衬底。类似地，术语芯片和裸片可以互换使用，除非这种互换将用尽信赖。
为了简化隔离层的双面(相对面)上的半导体器件的处理，类似(例如，相同极性)的第一器件集合被放置在隔离层的一个面上，而与第一器件集合不同的第二器件集合被放置在隔离层的第二面(例如，相对面)上。例如，仅n型金属氧化物半导体(NMOS)器件被放置在隔离层的一个面上，并且仅p型金属氧化物半导体(PMOS)器件被放置在隔离层的相对面上。在一些实施方式中，仅厚器件被放置在隔离层的一个面上，并且仅薄器件被放置在隔离层的相对面上。因此，在将NMOS器件放置在隔离层的相同面上之后，没有与PMOS器件相关的掩模或工艺被引入以适应不在隔离层的这一面上的PMOS器件。所得到的器件(例如，集成电路器件)然后被翻转，并且PMOS器件被放置在翻转的面(其与NMOS器件所放置的面相对)上。在这种情况下，在将PMOS器件放置在隔离层的翻转面上之后，没有与NMOS器件相关的掩模或工艺必须被引入来适应不在隔离层的这一面上的NMOS器件。
相同或类似器件在隔离层的相同面上并且不同器件在隔离层的不同面上的布置减小了半导体器件(例如，晶体管)的裸片的尺寸(例如，30％)，并且因此减小了所得到的器件的尺寸(例如，在隔离层的一个面上仅具有第一极性的半导体器件，并且在隔离层的相对面上仅具有不同极性的半导体器件)。掩模的数目也严重影响所得到的器件的单价。因此，归因于所提到的器件布置的掩模数目上的减小引起所得到的器件的价格上的降低。此外，消除一些与器件相关的掩模和工艺步骤减少了处理时间(例如，长达七天)。本公开的各方面消除了多个工艺步骤和它们对应的蚀刻/沉积/退火，这减少了处理时间(例如，长达十三天)。层转移步骤也被减少，这引起处理时间上的对应减少(例如，4-5天)。
本公开的一个方面使用所得到的器件的背面源极/漏极接触部与正面源极/漏极区域之间的共享接触部(例如，在隔离层的一个面上仅具有第一极性的半导体器件(例如，晶体管)，并且在隔离层的相对面上仅具有不同极性的半导体器件)。另外，接触部可以在所得到的器件的背面栅极与正面栅极之间共享。
本公开的各方面进一步描述了双面逻辑电路块布局，其可以使用在用于高品质(Q)因数RF应用的集成射频(RF)电路结构中。所提到的双面处理使得双面逻辑门的形成成为可能，导致高达60％的面积节省。在一种配置中，层转移前工艺形成正面晶体管。另外，层转移后工艺形成背面晶体管。层转移后工艺还可以形成鳍型场效应晶体管(FinFET)。通过根据极性来布置正面晶体管和背面晶体管并且电耦合这些有源器件，双面逻辑门被形成，其具有高达60％的面积节省。
图1A是根据本公开的一方面的采用双工器200的射频(RF)前端(RFFE)模块100的示意图。RF前端模块100包括功率放大器102、双信器/滤波器104、以及射频(RF)开关模块106。功率放大器102将(多个)信号放大到某个功率电平以用于传输。双信器/滤波器104根据各种不同的参数(包括频率、插入损耗、抑制或其他类似参数)对输入/输出信号进行滤波。另外，RF开关模块106可以选择输入信号的某些部分以传递到RF前端模块100的其余部分。
RF前端模块100还包括调谐器电路112(例如，第一调谐器电路112A和第二调谐器电路112B)、双工器200、电容器116、电感器118、接地端子115和天线114。调谐器电路112(例如，第一调谐器电路112A和第二调谐器电路112B)包括诸如调谐器、便携式数据输入端子(PDET)和内务模数转换器(HKADC)等组件。调谐器电路112可以针对天线114执行阻抗调谐(例如，电压驻波比(VSWR)优化)。RF前端模块100还包括耦合到无线收发器(WTR)120的无源组合器108。无源组合器108组合来自第一调谐器电路112A和第二调谐器电路112B的检测到的功率。无线收发器120处理来自无源组合器108的信息，并且将该信息提供给调制解调器130(例如，移动台调制解调器(MSM))。调制解调器130向应用处理器(AP)140提供数字信号。
如图1A中示出的，双工器200在调谐器电路112的调谐器组件与电容器116、电感器118和天线114之间。双工器200可以放置在天线114与调谐器电路112之间，以从RF前端模块100向包括无线收发器120、调制解调器130和应用处理器140的芯片组提供高系统性能。双工器200还在高频带频率和低频带频率两者上执行频域复用。在双工器200对输入信号执行其频率复用功能之后，双工器200的输出被馈送到可选的LC(电感器/电容器)网络，其包括电容器116和电感器118。当需要时，LC网络可以为天线114提供额外的阻抗匹配组件。然后，具有特定频率的信号由天线114发射或接收。尽管示出了单个电容器和电感器，但是多个组件也被设想到。
图1B是根据本公开的一方面的无线局域网(WLAN)(例如，WiFi)模块170和RF前端模块150的示意图，WiFi模块170包括第一双工器200-1，RF前端模块150包括第二双工器200-2，用于芯片组160提供载波聚合。WiFi模块170包括将天线192可通信地耦合到无线局域网模块(例如，WLAN模块172)的第一双工器200-1。RF前端模块150包括通过双信器180将天线194可通信地耦合到无线收发器(WTR)120的第二双工器200-2。无线收发器120和WiFi模块170的WLAN模块172耦合到调制解调器(MSM，例如，基带调制解调器)130，调制解调器130由功率供应152通过功率管理集成电路(PMIC)156供电。芯片组160还包括电容器162和164、以及(多个)电感器166以提供信号完整性。PMIC 156、调制解调器130、无线收发器120和WLAN模块172均包括电容器(例如，158、132、122和174)并且根据时钟154进行操作。芯片组160中的各种电感器组件和电容器组件的几何形状和布置可以减少组件之间的电磁耦合。
图2A是根据本公开的一方面的双工器200的示图。双工器200包括高频带(HB)输入端口212、低频带(LB)输入端口214和天线216。双工器200的高频带路径包括高频带天线开关210-1。双工器200的低频带路径包括低频带天线开关210-2。包括RF前端模块的无线设备可以使用天线开关210和双工器200来使得用于无线设备的RF输入和RF输出的宽范围频带成为可能。另外，天线216可以是多输入多输出(MIMO)天线。多输入多输出天线将广泛用于无线设备的RF前端，以支持诸如载波聚合等特征。
图2B是根据本公开的一方面的RF前端模块250的示图。RF前端模块250包括天线开关(ASW)210和双工器200(或三工器)，以使得图2A中提到的宽范围频带成为可能。另外，RF前端模块250包括由衬底202支撑的滤波器230、RF开关220和功率放大器218。滤波器230可以包括各种LC滤波器，LC滤波器具有沿着衬底202布置的电感器(L)和电容器(C)，以用于形成双工器、三工器、低通滤波器、平衡不平衡滤波器、和/或陷波滤波器，以防止RF前端模块250中的高次谐波。双工器200可以实施为系统板201(例如，印刷电路板(PCB)或封装衬底)上的表面安装器件(SMD)。替换地，双工器200可以实施在衬底202上。
在这种配置中，RF前端模块250使用绝缘体上硅(SOI)技术来实施，这有助于减少RF前端模块250中的高次谐波。SOI技术利用分层的“硅-绝缘体-硅”衬底取代常规的硅衬底，以减小寄生器件电容并且改进性能。基于SOI的器件不同于常规的硅制器件，因为硅结在电绝缘体(通常是隐埋氧化物(BOX)层)上方。然而，减小厚度的BOX层可能不足以减小由有源器件(在硅层上)和支撑BOX层的衬底之间的接近而引起的寄生电容。作为结果，如图3A至图3E中示出的，本公开采用层转移工艺来进一步将有源器件与衬底分离。
图3A至图3E示出了根据本公开的各方面的层转移工艺期间的集成射频(RF)电路结构300的横截面视图。如图3A中示出的，RF绝缘体上硅(SOI)器件包括在由牺牲衬底301(例如，体晶片)支撑的隐埋氧化物(BOX)层320上的有源器件310。RF SOI器件还包括在第一电介质层306内耦合到有源器件310的互连部350。如图3B中示出的，处理衬底302被接合到RF SOI器件的第一电介质层306。另外，牺牲衬底301被去除。使用层转移工艺去除牺牲衬底301通过增大电介质厚度而使得高性能低寄生RF器件成为可能。也就是说，RF SOI器件的寄生电容与电介质厚度成比例，这确定了有源器件310与处理衬底302之间的距离。
如图3C中示出的，一旦处理衬底302被紧固并且牺牲衬底301被去除，则RF SOI器件被翻转。如图3D中示出的，层转移后金属化工艺使用例如普通的互补金属氧化物半导体(CMOS)工艺被执行。如图3E中示出的，集成RF电路结构300通过以下被完成：沉积钝化层，打开接合焊盘，沉积再分布层，以及形成导电凸块/柱，以使得集成RF电路结构300到系统板(例如，印刷电路板(PCB))的接合成为可能。再次参考图3A，牺牲衬底301可以被去除，具有附接的处理衬底，使得BOX层320的厚度可以增大以改善谐波。
图4是根据本公开的各方面的使用层转移工艺所制造的集成射频(RF)电路结构400的横截面视图。代表性地，集成RF电路结构400包括有源器件410，有源器件410具有形成在隔离层420上的栅极、体部、和源极/漏极区域。在绝缘体上硅(SOI)实施方式中，隔离层420是隐埋氧化物(BOX)层，并且体部和源极/漏极区域由SOI层形成，该SOI层包括由BOX层支撑的浅沟槽隔离(STI)区域。
集成RF电路结构400还包括耦合到有源器件410的源极/漏极区域的中端制程(MEOL)/后端制程(BEOL)互连部。如所描述的，MEOL/BEOL层称为正面层。相对照地，支撑隔离层420的层可以称为背面层。根据该命名法，正面互连部通过正面电介质层404中的正面接触部412耦合到有源器件410的源极/漏极区域。另外，处理衬底402耦合到正面电介质层404。在这种配置中，背面电介质406邻近并且可能支撑隔离层420。另外，背面金属化部450耦合到正面互连部。
本公开的各方面包括层转移后工艺，以使得双面自对准晶体管的形成成为可能。本公开的各个方面提供了用于层转移后工艺的技术，以使得利用用于集成电路结构的双面处理的逻辑电路块布局成为可能。
图5是根据本公开的各方面的包括双面有源器件(例如，晶体管)的集成电路结构500的横截面视图。在本公开的各方面，层转移后工艺使得双面晶体管的形成成为可能。代表性地，集成电路结构500包括形成在隔离层520的正面表面522上的正面晶体管510，其可以称为正面器件层(F器件层)。隔离层520可以是用于绝缘体上硅(SOI)实施方式的隐埋氧化物(BOX)层，其中体部和源极/漏极区域由SOI层形成。在一些实施方式中，如本领域的普通技术人员所理解的，隔离层(例如，隔离层520)可以利用绝缘层、氧化物层和/或前述BOX层来实施，并且可以通过材料或厚度与衬底层区分开。
在这种配置中，正面晶体管510被示出为NMOS晶体管(例如，平面晶体管、FinFET、全环栅纳米线等)。将正面晶体管510配置为相同类型(n型/p型)简化了半导体制造工艺，诸如用于对n型和p型半导体区域进行掺杂以及栅极形成的注入(或外延生长)工艺。应当认识到，根据本公开的各方面，其他有源器件配置和极性类型是可能的。
在本公开的该方面，集成电路结构500还包括在隔离层520的与正面表面522相对的背面表面524上的背面晶体管530，其可以称为背面器件层(B器件层)。在这种配置中，背面晶体管530被示出为PMOS晶体管。然而，应当认识到，本公开的各方面适用于平面晶体管(例如，CMOS平面晶体管)、FinFET、全环栅纳米线、纳米线、和/或纵向晶体管，并且正面晶体管510和背面晶体管530的其他配置也被设想到。另外，处理衬底502耦合到正面电介质层504。
根据本公开的各方面，处理衬底502可以由半导体材料(诸如硅)构成。在这种配置中，处理衬底502可以包括至少一个其他有源器件。替换地，处理衬底502可以是无源衬底，以通过减小寄生电容来进一步改善谐波。在这种配置中，处理衬底502可以包括至少一个其他无源器件。如所描述的，术语“无源衬底”可以是指切割晶片或面板的衬底，或者可以是指未切割晶片/面板的衬底。在一种配置中，无源衬底由玻璃、空气、石英、蓝宝石、高电阻率硅、或其他类似的无源材料构成。无源衬底也可以是无芯衬底。
集成电路结构500还包括在正面电介质层504中的正面金属化部570(例如，第一BEOL互连部(M1))。正面金属化部570通过过孔560耦合到背面金属化部550。背面金属化部550在背面电介质层506中。背面电介质层506邻近并且可能支撑隔离层520。在这种配置中，层转移后金属化工艺形成背面金属化部550。因此，集成电路结构500可以包括形成在正面器件层上的正面MEOL/BEOL层(F-MEOL/F-BEOL)和形成在背面器件层中的背面MEOL/BEOL层(B-MEOL/B-BEOL)。
正面金属化部570、过孔560和背面金属化部550提供正面到背面接触部，以用于耦合正面晶体管510和背面晶体管530。正面到背面接触部在图6A和图6B中更详细地图示出。
图6A是根据本公开的各方面的集成电路结构600的横截面视图，其包括用于电耦合双面有源器件(例如，晶体管)的共享正面到背面接触部640。在这种布置中，共享接触部640(例如，共享正面到背面接触部)在隔离层620(例如，隐埋氧化物(BOX)层)的正面表面622和背面表面624上电耦合正面晶体管610的漏极区域和背面晶体管630的漏极区域。集成电路结构600包括在隔离层620的正面表面622上形成的正面浅沟槽隔离(F-STI)区域和在隔离层620的背面表面624上形成的背面STI(B-STI)区域。共享接触部640可以通过以下来制造：沉积正面接触材料和/或背面接触材料(例如，铜(Cu))，以电耦合正面晶体管610和背面晶体管630的源极区域。
正面晶体管610包括形成在隔离层620上的栅极、体部、和源极/漏极区域。背面晶体管630也包括形成在隔离层620上的栅极、体部、和源极/漏极区域。正面晶体管610在隔离层620的正面表面622上，并且背面晶体管630在隔离层620的背面表面624上。在绝缘体上硅(SOI)实施方式中，隔离层620是隐埋氧化物层，并且体部和源极/漏极区域由SOI层形成，该SOI层包括在隔离层620上布置的正面STI和背面STI。
集成电路结构600还包括耦合到正面晶体管610和背面晶体管630的源极/漏极区域的中端制程(MEOL)/后端制程(BEOL)互连部。例如，共享接触部640(例如，共享正面到背面接触部)通过正面接触部612(例如，正面硅化物层)和背面接触部632(例如，背面硅化物层)耦合到正面晶体管610和背面晶体管630的源极/漏极区域。在这种布置中，正面晶体管610以交错取向与背面晶体管630对准。这种交错布置使得共享接触部640能够将背面接触部632(其在背面晶体管630的基本部分和漏极区域的侧壁上)电耦合到正面接触部612(其在正面晶体管610的漏极区域的背面上)。在一些实施方式中，共享接触部640可以直接接触或触碰正面晶体管610的源极或漏极区域和背面晶体管630的源极或漏极区域。
虽然本描述针对正面晶体管610的漏极区域和背面晶体管630的漏极区域的连接，但是其他连接配置是可能的。例如，共享接触部640可以将正面晶体管610的源极区域连接到背面晶体管630的漏极区域。共享接触部640还可以将正面晶体管610的栅极电耦合到背面晶体管630的栅极。在这种布置中，正面晶体管610的源极区域电耦合到第一电压接触部(例如，接地轨(Vss))，并且背面晶体管630的源极区域电耦合到第二电压接触部(例如，功率供应轨(Vdd))。
图6B是根据本公开的各方面的集成电路结构650的横截面视图，其包括用于电耦合双面有源器件(例如，鳍型场效应晶体管(FinFET))的共享正面到背面接触部640。在这种布置中，共享接触部640在隔离层620(例如，隐埋氧化物(BOX)层)的正面表面622和背面表面624上将正面晶体管610的栅极电耦合到背面晶体管630的栅极。共享接触部640通过正面栅极接触部614(例如，正面硅化物层)电耦合到正面晶体管610的栅极。另外，共享接触部640通过背面栅极接触部634(例如，背面硅化物层)电耦合到背面晶体管630的栅极。共享接触部640可以通过以下来制造：沉积正面接触材料和/或背面接触材料(例如，铜(Cu))，以电耦合正面晶体管610和背面晶体管630的栅极。共享接触部640的形成通过正面晶体管610的正面鳍部从背面晶体管630的背面鳍部偏移而被使得成为可能。
在本公开的各方面，如图7A-7C、图8A和图8C中示出的，层转移后工艺形成双面有源器件，双面有源器件使得双面逻辑电路块布局的形成成为可能。使用双面处理在隔离层620的正面表面622和背面表面624上具有有源器件，可以增强由双面块电路布局提供的性能(例如，通过减小有源器件之间的信令路径的长度)。此外，双面逻辑电路块布局可以占据减小的裸片面积(例如，因为相比在衬底的一个面上，更多的有源器件可以装配在衬底的两个面上)。因此，在一些示例中，双面逻辑门可以适合于在具有小形状因子的电子设备(例如，嵌入式设备、移动通信设备、可穿戴设备等)中使用。
图7A-图7C图示了根据本公开的各方面的集成电路器件700的双面逻辑电路块布局。在图7A中示出的背面视图702中，p型金属氧化物半导体(PMOS)晶体管(例如，B-PMOS)由隔离层的背面来支撑。例如，如图6A和图6B中示出的，背面晶体管630可以是由隔离层620的背面表面624支撑的B-PMOS晶体管。在如图7B中示出的正面视图704中，n型金属氧化物半导体(NMOS)晶体管(例如，F-NMOS)由隔离层的与背面相对的正面来支撑。例如，如图6A和图6B中示出的，正面晶体管610可以是由隔离层620的正面表面622支撑的F-NMOS晶体管。
图7A和图7B还图示了第一共享正面到背面接触部(输入)，其延伸穿过隔离层并且将B-PMOS晶体管的栅极电耦合到F-NMOS晶体管的栅极。如图6B中示出的，第一共享正面到背面接触部(输入)可以是共享接触部640，其通过正面栅极接触部614电耦合到正面晶体管610的栅极。另外，共享接触部640通过背面栅极接触部634电耦合到背面晶体管630的栅极。
图7A和图7B进一步图示了第二共享接触部(输出)，其延伸穿过隔离层并且将B-PMOS晶体管的第一端子(例如，漏极区域)电耦合到F-NMOS晶体管的第一端子(例如，漏极区域)。例如，如图6A中示出的，共享接触部640可以将正面晶体管610的漏极区域连接到背面晶体管630的漏极区域。如图7A中示出的，功率供应轨(Vdd)耦合到B-PMOS晶体管的第二端子(例如，源极区域)。类似地，在图7B中，接地轨(Vss)耦合到F-NMOS晶体管的第二端子(例如，源极区域)。例如，如图6A中示出的，正面晶体管610(F-NMOS)的源极区域电耦合到接地轨(Vss)。另外，背面晶体管630(B-PMOS)的源极区域电耦合到功率供应轨(Vdd)。
图7C是从集成电路结构的背面来看的根据本公开的各方面的集成电路器件700的组合视图706。如在图7D中示出的反相器的示意图中所看到的，集成电路器件700的双面逻辑门被配置作为反相器。本公开的该方面通过使用层转移后工艺提供双面逻辑电路块布局，而解决了与常规CMOS制造工艺相关联的减小的电路密度的问题。
集成电路器件700可以被配置为提供其他逻辑电路，诸如分别在图8A和图8C中示出的与非(NAND)逻辑或者或非(NOR)逻辑。
图8A图示了根据本公开的各方面的集成电路器件800，其具有基于图8B中示出的与非逻辑门原理图的双面与非(NAND)逻辑电路块布局。在图8A中示出的背面视图802中，成对的第一极性(例如，PMOS)晶体管在隔离层的正面(F)上，它们被示出为F-PMOS晶体管。成对的F-PMOS晶体管并联电耦合。集成电路器件800还包括在隔离层的与正面相对的背面(B)上的成对的第二极性(NMOS)晶体管，它们被示出为B-NMOS晶体管。成对的B-NMOS晶体管串联电耦合。集成电路器件800还包括第一共享接触部(输入1)，其耦合到F-PMOS晶体管中的第一晶体管的栅极(F栅极1)和成对的B-NMOS晶体管中的第一晶体管的栅极(B栅极1)。另外，第二共享接触部(输入2)耦合到成对的F-PMOS晶体管中的第二晶体管的栅极(F栅极2)和成对的B-NMOS晶体管中的第二晶体管的栅极(B栅极2)。
如图8A中进一步图示的，集成电路器件800还包括供应电压轨(Vdd)，其耦合到成对的F-PMOS晶体管中的每个晶体管的第一端子(例如，源极区域)。另外，接地轨(Vss)耦合到成对的B-NMOS晶体管中的一个晶体管的第一端子(例如，源极区域)。集成电路器件800还包括输出接触部，其耦合到成对的B-NMOS晶体管中的另一晶体管的第二端子(例如，漏极区域)。输出接触部还耦合到成对的F-PMOS晶体管中的两个晶体管的第二端子(例如，漏极区域)。在这种布置中，输出接触部的电耦合由共享接触部640和互连层(金属零(M0)或金属一(M1)(M0/M1))来提供。
图8C图示了根据本公开的各方面的集成电路器件850，其具有基于图8D中示出的或非逻辑门原理图的双面或非(NOR)逻辑电路块布局。如将认识到的，集成电路器件850的配置类似于图8A的集成电路器件800的配置。然而，在图8C中示出的背面视图852中，极性被切换，从而第一极性是NMOS并且第二极性是PMOS。代表性地，成对的NMOS晶体管在隔离层的正面(F)上并联电耦合，其被示出为F-NMOS晶体管。集成电路器件850还包括在隔离层的背面(B)上串联电耦合的成对的PMOS晶体管，它们被示出为B-PMOS晶体管。第一共享接触部(输入1)还耦合到F-NMOS晶体管中的第一晶体管的F栅极1和成对的B-PMOS晶体管中的第一晶体管的B栅极1。另外，第二共享接触部(输入2)耦合到成对的F-NMOS晶体管中的第二晶体管的F栅极2和成对的B-PMOS晶体管中的第二晶体管的B栅极2。
如图8C中进一步图示的，集成电路器件800包括供应电压轨(Vdd)，其耦合到成对的F-NMOS晶体管中的每个晶体管的第一端子(例如，源极区域)。另外，接地轨(Vss)耦合到成对的B-PMOS晶体管中的一个晶体管的第一端子(例如，源极区域)。集成电路器件800还包括输出接触部，其耦合到成对的B-PMOS晶体管中的另一晶体管的第二端子(例如，漏极区域)。输出接触部还耦合到成对的F-NMOS晶体管中的两个晶体管的第二端子(例如，漏极区域)。在这种布置中，输出接触部的电耦合由共享接触部640和互连层M0/M1使得成为可能。
如将认识到的，集成电路结构(例如，700/800/850)的配置可以提供各种逻辑电路块布局，并且不限于双面反相器逻辑门(图7B)、双面与非逻辑门(图8A)或双面或非逻辑门(图8C)。特别地，本公开的各方面设想到使用双面处理来制造双面逻辑门，而双面逻辑门适合于在具有小形状因子的电子设备(例如，嵌入式设备、移动通信设备、可穿戴设备等)中使用。
图9是图示了根据本公开的一方面的构造集成电路器件的方法900的过程流程图。在框902中，n型金属氧化物半导体(NMOS)晶体管被制造在隔离层的正面表面上。例如，如图7A中示出的，NMOS晶体管可以是在隔离层620的正面表面622上的正面晶体管610。再次参考图9，在框904处，处理衬底被接合到NMOS晶体管上的正面电介质层。例如，如图5中示出的，层转移工艺被执行，其中处理衬底502被接合到正面电介质层504。层转移工艺还包括体衬底(未示出)的一部分的去除。如图3B中示出的，层转移工艺包括牺牲衬底301的去除。在本公开的该方面，背面晶体管的制造作为层转移后工艺的一部分被执行。
再次参考图9，在框906中，p型金属氧化物半导体(PMOS)晶体管相对于NMOS晶体管以交错配置被制造在隔离层的背面表面上。例如，如图7A中示出的，根据层转移后背面形成工艺，PMOS晶体管可以是隔离层620的背面表面624上的背面晶体管630。在框908处，第一共享正面到背面接触部被制造，其延伸穿过隔离层并且将PMOS晶体管的栅极电耦合到NMOS晶体管的栅极。例如，如图6B中示出的，第一共享正面到背面接触部(输入)可以是共享接触部640，其通过正面栅极接触部614电耦合到正面晶体管610的栅极。另外，共享接触部640通过背面栅极接触部634电耦合到背面晶体管630的栅极。
如图9中进一步图示的，在框910处，第二共享接触部被制造，其延伸穿过隔离层并且将PMOS晶体管的第一端子电耦合到NMOS晶体管的第一端子。例如，如图6A中示出的，共享接触部640可以将正面晶体管610(NMOS)的漏极区域连接到背面晶体管630(PMOS)的漏极区域。在框912处，功率供应轨(Vdd)被电耦合到PMOS晶体管的第二端子。在框914处，接地轨(Vss)被电耦合到NMOS晶体管的第二端子。例如，如图6A中示出的，正面晶体管610(NMOS)的源极区域电耦合到接地轨(Vss)。另外，背面晶体管630(PMOS)的源极区域电耦合到功率供应轨(Vdd)。
本公开的各方面涉及双面逻辑电路块布局，其可以在用于高品质(Q)因数RF应用的集成射频(RF)电路结构中使用。双面处理使得双面逻辑门的形成成为可能，导致高达60％的面积节省。在一种配置中，层转移前工艺形成正面晶体管。另外，层转移后工艺形成背面晶体管。层转移后工艺还可以形成鳍型场效应晶体管(FinFET)。使用双面处理在隔离层的正面表面和背面表面上具有有源器件，可以增强由双面块电路布局提供的性能(例如，通过减小有源器件之间的信令路径的长度)。因此，在一些示例中，双面逻辑门可以适合于在具有小形状因子的电子设备(例如，嵌入式设备、移动通信设备、可穿戴设备等)中使用。
图10是示出了其中可以有利地采用本公开的一方面的示例性无线通信系统1000的框图。出于说明的目的，图10示出了三个远程单元1020、1030和1050以及两个基站1040。将认识到，无线通信系统可以具有许多更多的远程单元和基站。远程单元1020、1030和1050包括IC器件1025A、1025C和1025B，它们包括所公开的双面逻辑门。将认识到，其他器件也可以包括所公开的双面逻辑门，诸如基站、开关器件和网络装备。图10示出了从基站1040到远程单元1020、1030和1050的前向链路信号1080、以及从远程单元1020、1030和1050到基站1040的反向链路信号1090。
在图10中，远程单元1020被示出为移动电话，远程单元1030被示出为便携式计算机，并且远程单元1050被示出为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(PCS)单元、诸如个人数字助理(PDA)等便携式数据单元、GPS使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如抄表设备等固定位置数据单元、或者存储或检索数据或计算机指令的其他通信设备、或者其组合。尽管图10图示了根据本公开的各方面的远程单元，但是本公开不限于这些示例性图示的单元。本公开的各方面可以在许多器件中适当地被采用，这些器件包括所公开的双面逻辑门。
图11是图示了设计工作站的框图，设计工作站用于半导体组件(诸如上文公开的双面逻辑门)的电路、布局和逻辑设计。设计工作站1100包括硬盘1101，硬盘1101包含操作系统软件、支持文件和设计软件，诸如Cadence或OrCAD。设计工作站1100还包括显示器1102，以促进设计电路1110或半导体组件1112，诸如双面逻辑门。存储介质1104被提供用于有形地存储电路设计1110或半导体组件1112。电路设计1110或半导体组件1112可以按诸如GDSII或GERBER等文件格式存储在存储介质1104上。存储介质1104可以是CD-ROM、DVD、硬盘、闪存、或其他适当的器件。此外，设计工作站1100包括驱动装置1103，用于接受来自存储介质1104的输入或向存储介质1104写入输出。
存储介质1104上记录的数据可以指定逻辑电路配置、用于光刻掩模的图案数据、或用于串行写入工具(诸如电子束光刻)的掩模图案数据。数据还可以包括逻辑验证数据，诸如与逻辑仿真相关联的时序图或网络电路。在存储介质1104上提供数据通过减少用于设计半导体晶片的工艺数目，来促进电路设计1110或半导体组件1112的设计。
对于固件和/或软件实施方式，方法可以利用执行本文中描述的功能的模块(例如，过程、函数等)来实施。有形地具体化指令的机器可读介质可以在实施本文中描述的方法时使用。例如，软件代码可以存储在存储器中并且由处理器单元执行。存储器可以实施在处理器单元内或者在处理器单元外部。如本文中使用的，术语“存储器”是指长期、短期、易失性、非易失性的类型、或其他存储器，并且不限于特定类型的存储器或特定数目的存储器、或者存储器存储在其上的介质类型。
如果实施在固件和/或软件中，则功能可以作为一个或多个指令或代码存储在计算机可读介质上。示例包括利用数据结构编码的计算机可读介质和利用计算机程序编码的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是由计算机可以访问的可用介质。通过示例而非限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或者可以用于以指令或数据结构的形式存储期望的程序代码并且可以由计算机访问的其他介质；如本文中使用的，盘和碟包括紧凑碟(CD)、激光碟、光碟、数字多功能碟(DVD)、软盘和蓝光碟，其中盘通常磁性地再现数据，而碟利用激光光学地再现数据。上述的组合也应当被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上之外，指令和/或数据还可以作为通信装置中包括的传输介质上的信号被提供。例如，通信装置可以包括收发器，收发器具有指示指令和数据的信号。指令和数据被配置为使得一个或多个处理器实施权利要求中概述的功能。
尽管已经详细描述了本公开及其优点，但是应当理解，不偏离由所附权利要求限定的本公开的技术，本文中可以进行各种改变、替换和更改。例如，关系术语，诸如“上方”和“下方”，相对于衬底或电子设备被使用。当然，如果衬底或电子设备被倒置，则上方变为下方，并且反之亦然。另外，如果侧向取向，则上方和下方可以是指衬底或电子设备的侧面。此外，本申请的范围不旨在限于说明书中描述的过程、机器、制造、和物质组成、手段、方法和步骤的特定配置。如本领域的普通技术人员从本公开将容易明白的，根据本公开可以利用与本文中描述的对应配置执行基本上相同的功能或实现基本上相同的结果的目前已有的或以后开发的过程、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求意图为在它们的范围内包括这样的过程、机器、制造、物质组成、手段、方法或步骤。

Claims (21)

1.一种集成电路器件，包括：
p型金属氧化物半导体(PMOS)晶体管，由隔离层的背面支撑；
n型金属氧化物半导体(NMOS)晶体管，由所述隔离层的与所述背面相对的正面支撑；
共享接触部，延伸穿过所述隔离层并且将所述PMOS晶体管的第一端子电耦合到所述NMOS晶体管的所述第一端子。
2.根据权利要求1所述的集成电路器件，其中所述共享接触部包括：
第一共享正面到背面接触部，延伸穿过所述隔离层并且将所述PMOS晶体管的栅极电耦合到所述NMOS晶体管的栅极；以及
第二共享接触部，延伸穿过所述隔离层并且将所述PMOS晶体管的所述第一端子电耦合到所述NMOS晶体管的所述第一端子。
3.根据权利要求2所述的集成电路器件，还包括：
功率供应轨(Vdd)，耦合到所述PMOS晶体管的第二端子；以及
接地轨(Vss)，耦合到所述NMOS晶体管的所述第二端子，其中所述集成电路器件包括反相器门，所述反相器门将所述第一共享正面到背面接触部作为输入并且将所述第二共享接触部作为输出。
4.根据权利要求1所述的集成电路器件，其中所述PMOS晶体管和所述NMOS晶体管包括鳍型场效应晶体管(FinFET)，其中所述NMOS晶体管的正面鳍部从所述PMOS晶体管的背面鳍部偏移。
5.根据权利要求1所述的集成电路器件，其中所述NMOS晶体管和所述PMOS晶体管包括全环栅纳米线、纳米线、或纵向晶体管。
6.根据权利要求1所述的集成电路器件，其中所述PMOS晶体管和所述NMOS晶体管包括平面晶体管，其中所述PMOS晶体管的栅极根据交错布置从所述NMOS晶体管的所述栅极偏移。
7.根据权利要求1所述的集成电路器件，被集成到射频(RF)前端模块中，所述RF前端模块被并入到以下至少一项中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机。
8.一种集成电路器件，包括：
成对的第一极性晶体管，在隔离层的正面上，所述成对的第一极性晶体管并联电耦合；
成对的第二极性晶体管，在所述隔离层的与所述正面相对的背面上，所述成对的第二极性晶体管串联电耦合；
第一共享接触部，耦合到所述成对的第一极性晶体管中的所述第一晶体管的栅极和所述成对的第二极性晶体管中的所述第一晶体管的所述栅极；
第二共享接触部，耦合到所述成对的第一极性晶体管中的所述第二晶体管的所述栅极和所述成对的第二极性晶体管中的所述第二晶体管的所述栅极；
第一电压接触部，耦合到所述成对的第一极性晶体管中的每个晶体管的第一端子；
第二电压接触部，耦合到所述成对的第二极性晶体管中的一个晶体管的所述第一端子；以及
输出接触部，耦合到所述成对的第二极性晶体管中的另一晶体管的第二端子，并且还耦合到所述成对的第一极性晶体管中的两个晶体管的所述第二端子。
9.根据权利要求8所述的集成电路器件，其中所述集成电路器件包括双面与非(NAND)逻辑门，所述成对的第一极性晶体管包括p型金属氧化物半导体(PMOS)晶体管，所述成对的第二极性晶体管包括n型金属氧化物半导体(NMOS)晶体管，所述第一电压接触部包括功率供应轨(Vdd)，并且所述第二电压接触部包括接地轨(Vss)。
10.根据权利要求8所述的集成电路器件，其中所述集成电路器件包括双面或非(NOR)逻辑门，所述成对的第一极性晶体管包括n型金属氧化物半导体(NMOS)晶体管，所述第一电压接触部包括接地轨(Vss)，并且所述第二电压接触部包括功率供应轨(Vdd)。
11.根据权利要求8所述的集成电路器件，其中所述成对的第一极性晶体管和所述成对的第二极性晶体管包括鳍型场效应晶体管(FinFET)。
12.根据权利要求8所述的集成电路器件，其中所述成对的第一极性晶体管和所述成对的第二极性晶体管包括全环栅纳米线、纳米线、或纵向晶体管。
13.根据权利要求8所述的集成电路器件，其中所述成对的第一极性晶体管和所述成对的第二极性晶体管包括平面晶体管。
14.根据权利要求8所述的集成电路器件，还包括射频(RF)前端模块，所述RF前端模块被并入到以下至少一项中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机。
15.一种构造集成电路器件的方法，包括：
在隔离层的正面表面上制造n型金属氧化物半导体(NMOS)晶体管；
将处理衬底接合到所述NMOS晶体管上的正面电介质层；
在所述隔离层的背面表面上制造p型金属氧化物半导体(PMOS)晶体管，所述PMOS晶体管相对于所述NMOS晶体管以交错布置被布置；
制造共享接触部，所述共享接触部延伸穿过所述隔离层，并且将所述PMOS晶体管的第一端子电耦合到所述NMOS晶体管的所述第一端子；
将功率供应轨(Vdd)耦合到所述PMOS晶体管的第二端子；以及
将接地轨(Vss)耦合到所述NMOS晶体管的所述第二端子。
16.根据权利要求15所述的方法，其中制造所述共享接触部包括：
制造第一共享接触部，所述第一共享接触部延伸穿过所述隔离层，并且将所述PMOS晶体管的栅极电耦合到所述NMOS晶体管的所述栅极；
制造第二共享接触部，所述第二共享接触部延伸穿过所述隔离层，并且将所述PMOS晶体管的所述第一端子电耦合到所述NMOS晶体管的所述第一端子。
17.根据权利要求15所述的方法，还包括将所述集成电路器件集成到射频(RF)前端模块中，所述RF前端模块被并入到以下至少一项中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机。
18.一种射频(RF)前端模块，包括：
集成RF电路结构，包括由隔离层的背面支撑的p型金属氧化物半导体(PMOS)晶体管、由所述隔离层的正面支撑的n型金属氧化物半导体(NMOS)晶体管、共享接触部，所述共享接触部延伸穿过所述隔离层并且将所述PMOS晶体管的第一端子电耦合到所述NMOS晶体管的所述第一端子；以及
天线，耦合到所述集成RF电路结构的输出。
19.根据权利要求18所述的RF前端模块，其中所述共享接触部包括：
第一共享正面到背面接触部，延伸穿过所述隔离层并且将所述PMOS晶体管的栅极电耦合到所述NMOS晶体管的所述栅极；以及
第二共享接触部，延伸穿过所述隔离层并且将所述PMOS晶体管的所述第一端子电耦合到所述NMOS晶体管的所述第一端子。
20.根据权利要求19所述的RF前端模块，还包括：
功率供应轨(Vdd)，耦合到所述PMOS晶体管的第二端子；以及
接地轨(Vss)，耦合到所述NMOS晶体管的所述第二端子，其中所述集成RF电路结构包括反相器门，所述反相器门将所述第一共享正面到背面接触部作为输入并且将所述第二共享接触部作为所述输出。
21.根据权利要求18所述的RF前端模块，被并入到以下至少一项中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机。
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