KR102054924B1 - 듀얼-사이디드 프로세싱을 갖는 로직 회로 블록 레이아웃들 - Google Patents

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Abstract

집적 회로 디바이스는 절연 층의 백사이드에 의해 지원되는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 회로 디바이스는 또한 백사이드의 반대쪽인 절연 층의 프론트-사이드에 의해 지원되는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 회로 디바이스는, 절연 층을 통해 연장되고 PMOS 트랜지스터의 제1 단자를 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부를 더 포함할 수 있다.

Description

듀얼-사이디드 프로세싱을 갖는 로직 회로 블록 레이아웃들
[0001] 본 개시는 일반적으로 IC(integrated circuit)들에 관한 것이다. 더 구체적으로, 본 개시는 듀얼-사이디드(dual-sided) 프로세싱을 갖는 로직 회로 블록 레이아웃들에 관한 것이다.
[0002] 고성능 다이플렉서(diplexer)들을 포함하는 모바일 RF(radio frequency) 칩 설계들(예를 들어, 모바일 RF 트랜시버들)은 비용 및 전력 소비 고려사항들로 인해 딥 서브-마이크론(deep sub-micron) 프로세스 노드로 이동해왔다. 이러한 모바일 RF 트랜시버들의 설계는 이러한 딥 서브-마이크론 프로세스 노드에서 복잡해진다. 이러한 모바일 RF 트랜시버들의 설계 복잡도는 캐리어 어그리게이션과 같은 통신 향상들을 지원하기 위해 추가된 회로 기능들에 의해 추가로 복잡하게 된다. 모바일 RF 트랜시버들에 대한 추가적인 설계 난제들은 매스매치, 잡음 및 다른 성능 고려사항들과 같은 아날로그/RF 성능 고려사항들을 포함한다. 이러한 모바일 RF 트랜시버들의 설계는 예를 들어, 공진을 억제하고 그리고/또는 필터링, 우회 및 커플링을 수행하기 위해, 추가적인 수동 디바이스들의 사용을 포함한다.
[0003] 이러한 모바일 RF 트랜시버들의 설계는 SOI(silicon on insulator) 기술의 사용을 포함할 수 있다. SOI 기술은 기생 디바이스 커패시턴스를 감소시키고 성능을 개선하기 위해 종래의 실리콘 기판들을 계층화된 실리콘-절연체-실리콘 기판으로 대체한다. SOI-기반 디바이스들은 종래의 실리콘으로 형성된(silicon-built) 디바이스들과 상이한데, 이는 실리콘 접합이 통상적으로 BOX(buried oxide) 층인 전기 절연체 위에 있기 때문이다. 그러나, 감소된 두께의 BOX 층은 BOX 층을 지지하는 기판과 실리콘 층 상의 능동 디바이스의 근접도에 의해 초래되는 기생 커패시턴스를 충분히 감소시키지 않을 수 있다.
[0004] SOI 층 상의 능동 디바이스들은 CMOS(complementary metal oxide semiconductor) 트랜지스터들을 포함할 수 있다. CMOS 트랜지스터들의 반도체 제조를 위한 프로세스 흐름은 일반적으로 FEOL(front-end-of-line) 프로세스들 동안 수행된다. FEOL(front-end-of-line) 프로세스들은 능동 디바이스들(예를 들어, 트랜지스터들)을 형성하는 프로세스 단계들의 세트를 포함할 수 있다. FEOL 프로세스는 이온 주입, 어닐링, 산화, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 에칭, CMP(chemical mechanical polishing), 에피택시를 포함한다. 불행하게도, 이러한 FEOL 프로세스들은 일반적으로, 반도체 웨이퍼의 한쪽 사이드에서의 CMOS 트랜지스터 형성으로 제한된다.
[0005] 집적 회로 디바이스는 절연 층의 백사이드에 의해 지원되는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 회로 디바이스는 또한 백사이드의 반대쪽인 절연 층의 프론트-사이드에 의해 지원되는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 회로 디바이스는, 절연 층을 통해 연장되고 PMOS 트랜지스터의 제1 단자를 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부(shared contact)를 더 포함할 수 있다.
[0006] 집적 회로 디바이스는 절연 층의 프론트-사이드에 한 쌍의 제1 극성 트랜지스터들을 포함할 수 있다. 한 쌍의 제1 극성 트랜지스터들은 전기적으로 병렬로 커플링될 수 있다. 집적 회로 디바이스는 또한 프론트-사이드의 반대쪽인 절연 층의 백사이드에 한 쌍의 제2 극성 트랜지스터들을 포함할 수 있다. 한 쌍의 제2 극성 트랜지스터들은 전기적으로 직렬로 커플링될 수 있다. 집적 회로 디바이스는, 한 쌍의 제1 극성 트랜지스터들 중 제1 트랜지스터의 게이트 및 한 쌍의 제2 극성 트랜지스터들 중 제1 트랜지스터의 게이트에 커플링되는 제1 공유된 접촉부를 더 포함할 수 있다. 집적 회로 디바이스는 또한, 한 쌍의 제1 극성 트랜지스터들 중 제2 트랜지스터의 게이트 및 한 쌍의 제2 극성 트랜지스터들 중 제2 트랜지스터의 게이트에 커플링되는 제2 공유된 접촉부를 포함할 수 있다. 집적 회로 디바이스는 한 쌍의 제1 극성 트랜지스터들의 각각의 트랜지스터의 제1 단자에 커플링된 제1 전압 접촉부를 더 포함할 수 있다. 집적 회로 디바이스는 또한 한 쌍의 제2 극성 트랜지스터들 중 하나의 트랜지스터의 제1 단자에 커플링된 제2 전압 접촉부를 포함할 수 있다. 집적 회로 디바이스는, 한 쌍의 제2 극성 트랜지스터들 중 다른 하나의 트랜지스터의 제2 단자에 커플링되고 또한 한 쌍의 제1 극성 트랜지스터들의 트랜지스터들 둘 모두의 제2 단자에 커플링되는 출력 접촉부를 더 포함할 수 있다.
[0007] 집적 회로 디바이스를 구성하는 방법은 절연 층의 프론트-사이드 표면에 NMOS(n-type metal oxide semiconductor) 트랜지스터를 제조하는 단계를 포함할 수 있다. 방법은 또한 NMOS 트랜지스터 상의 프론트-사이드 유전체 층에 핸들 기판을 본딩하는 단계를 포함할 수 있다. 방법은 절연 층의 백사이드 표면에 PMOS(p-type metal oxide semiconductor) 트랜지스터를 제조하는 단계를 더 포함할 수 있고, PMOS 트랜지스터는 NMOS 트랜지스터에 대해 스태거형(staggered) 배열로 배열된다. 방법은 또한, 절연 층을 통해 연장되고 PMOS 트랜지스터의 제1 단자를 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부를 제조하는 단계를 포함할 수 있다. 방법은 PMOS 트랜지스터의 제2 단자에 전원 레일(power supply rail)(Vdd)을 커플링하는 단계를 더 포함할 수 있다. 방법은 또한 NMOS 트랜지스터의 제2 단자에 접지 레일(Vss)을 커플링하는 단계를 포함할 수 있다.
[0008] RF(radio frequency) 프론트 엔드 모듈은 집적 RF 회로 구조(integrated RF circuit structure)를 포함할 수 있다. 집적 RF 회로 구조는 절연 층의 백사이드에 의해 지원되는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 RF 회로 구조는 또한 절연 층의 프론트-사이드에 의해 지원되는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 집적 RF 회로 구조는, 절연 층을 통해 연장되고 PMOS 트랜지스터의 제1 단자를 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부를 더 포함할 수 있다. RF 프론트 엔드 모듈은 또한 집적 RF 회로 구조의 출력에 커플링된 안테나를 포함할 수 있다.
[0009] 이것은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있게 하기 위해, 본 개시의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시의 부가적인 특성들 및 이점들은 후술될 것이다. 본 개시가 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 변경 또는 설계하기 위한 기반으로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이 첨부된 청구항들에 기재된 바와 같은 본 개시의 교시를 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시의 구성 및 동작 방법 둘 모두에 대해 본 개시의 특징인 것으로 믿어지는 신규한 특성들은, 첨부한 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 각각의 도면들은 오직 예시 및 설명의 목적으로 제공되며, 제시된 개시들의 제한들에 대한 정의로 의도되지 않음을 명시적으로 이해해야 한다.
[0010] 본 개시의 더 철저한 이해를 위해, 이제 첨부된 도면들과 함께 취해지는 하기 설명이 참조된다.
[0011] 도 1a는 본 개시의 양상에 따른 다이플렉서를 이용하는 RFFE(radio frequency (RF) front end) 모듈의 개략도이다.
[0012] 도 1b는 본 개시의 양상들에 따른 캐리어 어그리게이션을 제공하기 위한 칩셋에 대해 다이플렉서들을 이용하는 RFFE(radio frequency (RF) front end) 모듈의 개략도이다.
[0013] 도 2a는 본 개시의 양상에 따른 다이플렉서 설계의 도면이다.
[0014] 도 2b는 본 개시의 양상에 따른 RF(radio frequency) 프론트 엔드 모듈의 도면이다.
[0015] 도 3a 내지 도 3e는 본 개시의 양상들에 따른 층 전사 프로세스 동안 집적 RF(radio frequency) 회로 구조의 단면도들을 도시한다.
[0016] 도 4는 본 개시의 양상들에 따른 층 전사 프로세스를 사용하여 제조된 집적 RF(radio frequency) 회로 구조의 단면도이다.
[0017] 도 5는 본 개시의 양상들에 따라 듀얼-사이디드 자체-정렬 능동 디바이스들을 포함하는 집적 회로 구조의 단면도이다.
[0018] 도 6a 및 도 6b는 본 개시의 양상들에 따라, 듀얼-사이디드 능동 디바이스들을 전기적으로 커플링하기 위한 공유된 프론트-대-백사이드 접촉부들을 포함하는 집적 회로 구조의 단면도들이다.
[0019] 도 7a 내지 도 7c는 본 개시의 양상들에 따른 듀얼-사이디드 로직 게이트 레이아웃들을 예시한다.
[0020] 도 7d는 본 개시의 양상들에 따라 도 7a 내지 도 7c에 도시된 듀얼-사이디드 로직 게이트 레이아웃들의 회로 표현을 예시한다.
[0021] 도 8a는 본 개시의 양상들에 따른 NAND(negative AND) 로직 게이트 레이아웃을 예시한다.
[0022] 도 8b는 본 개시의 양상들에 따라 도 8a에 도시된 NAND(negative AND) 로직의 회로 표현을 예시한다.
[0023] 도 8c는 본 개시의 양상들에 따른 NOR(negative OR) 로직 게이트 레이아웃을 예시한다.
[0024] 도 8d는 본 개시의 양상들에 따라 도 8c에 도시된 NOR(negative OR) 로직 게이트의 회로 표현을 예시한다.
[0025] 도 9는 본 개시의 양상에 따라 듀얼-사이디드 자체-정렬 트랜지스터들을 포함하는 집적 회로 구조를 구성하는 방법을 예시하는 프로세스 흐름도이다.
[0026] 도 10은 본 개시의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0027] 도 11은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0028] 첨부 도면들과 관련하여 아래에 기술되는 상세한 설명은 다양한 구성들의 설명으로 의도되며, 본 명세서에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 표현하도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이러한 특정 세부사항들 없이도 이러한 개념들이 실시될 수 있음은 당업자들에게 자명할 것이다. 일부 예들에서, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다. 본 명세서에 설명된 바와 같이, "및/또는"이라는 용어의 사용은 "포함적 논리합(inclusive OR)"을 표현하도록 의도되고, "또는"이라는 용어의 사용은 "배타적 논리합(exclusive OR)"을 표현하도록 의도된다.
[0029] 모바일 RF(radio frequency) 칩 설계들(예를 들어, 모바일 RF 트랜시버들)은 비용 및 전력 소비 고려사항들로 인해 딥 서브-마이크론 프로세스 노드로 이동해왔다. 모바일 RF 트랜시버들의 설계 복잡도는 캐리어 어그리게이션과 같은 통신 향상들을 지원하기 위해 추가된 회로 기능들에 의해 추가로 복잡하게 된다.
[0030] 현대식 반도체 칩 제품들의 성공적인 제조는 이용되는 재료들과 프로세스들 사이의 상호작용을 수반한다. 집적 회로 구조의 반도체 제조에 대한 프로세스 흐름은 상호연결부들(예를 들어, M1, M2, M3, M4 등)을 형성하기 위해 FEOL(front-end-of-line) 프로세스들, MOL(middle-of-line)(또한, MEOL(middle-end-of-line)로 지칭됨) 프로세스들 및 BEOL(back-end-of-line) 프로세스들을 포함할 수 있다. FEOL(front-end-of-line) 프로세스들은 능동 디바이스들, 예를 들어, 트랜지스터들, 커패시터들, 다이오드들을 형성하는 프로세스 단계들의 세트를 포함할 수 있다. FEOL(front-end-of-line) 프로세스는 이온 주입, 어닐링, 산화, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 에칭, CMP(chemical mechanical polishing), 에피택시를 포함한다. MOL(middle-of-line) 프로세스들은 BEOL 상호연결부에 대한 트랜지스터들의 연결을 가능하게 하는 프로세스 단계들의 세트를 포함할 수 있다. 이러한 단계들은 실리시데이션(silicidation) 및 접촉부 형성 뿐만 아니라 응력 도입을 포함한다. BEOL(back-end-of-line) 프로세스들은 독립적 트랜지스터들을 연결하고 회로들을 형성하는 상호연결부를 형성하는 프로세스 단계들의 세트를 포함할 수 있다. 현재, 구리 및 알루미늄이 상호연결부들을 제공하지만, 기술의 추가적인 개발로 다른 전도성 재료가 사용될 수 있다.
[0031] 이러한 모바일 RF 트랜시버들의 설계는 SOI(silicon on insulator) 기술의 사용을 포함할 수 있다. SOI 기술은 기생 디바이스 커패시턴스를 감소시키고 성능을 개선하기 위해 종래의 실리콘 기판들을 계층화된 실리콘-절연체-실리콘 기판으로 대체한다. SOI-기반 디바이스들은 종래의 실리콘으로 형성된 디바이스들과 상이한데, 이는 실리콘 접합이 통상적으로 BOX(buried oxide) 층인 전기 절연체 위에 있기 때문이며, 여기서 BOX 층의 두께는 감소될 수 있다.
[0032] SOI 층 상의 능동 디바이스들은 CMOS(complementary metal oxide semiconductor) 트랜지스터들을 포함할 수 있다. CMOS 트랜지스터들의 반도체 제조를 위한 프로세스 흐름은 일반적으로 FEOL(front-end-of-line) 프로세스들 동안 수행된다. FEOL(front-end-of-line) 프로세스들은 능동 디바이스들(예를 들어, 트랜지스터들)을 형성하는 프로세스 단계들의 세트를 포함할 수 있다. FEOL 프로세스는 이온 주입, 어닐링, 산화, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 에칭, CMP(chemical mechanical polishing), 에피택시를 포함한다. 불행하게도, 이러한 FEOL 프로세스들은 일반적으로, 반도체 웨이퍼의 한쪽 사이드에서의 CMOS 트랜지스터 형성으로 제한된다. 즉, 종래의 CMOS 트랜지스터 제조 기술은 반도체의 프론트-사이드의 트랜지스터 제조로 제한되며, 이는 트랜지스터 밀도를 제한한다. 그 결과, 본 개시의 양상들은 듀얼-사이디드 프로세싱에 의한 로직 회로 레이아웃들을 가능하게 하는 층 전사 후 프로세스(post-layer transfer process)를 포함한다.
[0033] 본 개시의 다양한 양상들은 듀얼-사이디드 프로세싱을 사용하여 제조되는 집적 회로 구조 내에서 로직 회로 레이아웃들을 형성하는 기술들을 제공한다. 집적 회로 구조의 반도체 제조에 대한 프로세스 흐름은 FEOL(front-end-of-line) 프로세스들, MOL(middle-of-line)(또한, MEOL(middle-end-of-line)로 지칭됨) 프로세스들 및 BEOL(back-end-of-line) 프로세스들을 포함할 수 있다. MOL(middle-of-line) 프로세스들은 BEOL 상호연결부들에 대한 트랜지스터들의 연결을 가능하게 하는 프로세스 단계들의 세트를 포함할 수 있다. 이러한 단계들은 실리시데이션(silicidation) 및 접촉부 형성 뿐만 아니라 응력 도입을 포함한다. BEOL(back-end-of-line) 프로세스들은 독립적 트랜지스터들을 연결하고 회로들을 형성하는 상호연결부를 형성하는 프로세스 단계들의 세트를 포함할 수 있다. 현재, 구리 및 알루미늄이 상호연결부들을 형성하는 재료들이지만, 기술의 추가적인 개발로 다른 전도성 재료가 사용될 수 있다.
[0034] 본 개시의 다양한 양상들은 절연 층(예를 들어, 매립된 산화물 또는 BOX 층)의 다수의 사이드들에 디바이스들을 형성하기 위한 기술들을 제공한다. 제1 방법에 따르면, 제1 세트의 디바이스들(예를 들어, 반도체 디바이스들)은 절연 층의 프론트-사이드에 형성될 수 있고, 여기서 절연 층은 에칭 인핸서(enhancer) 층 위에 위치된다. 일부 구현들에서, 절연 층은 고 K 유전체 층일 수 있다. 유전체 층(예를 들어, 절연체)이 제1 세트의 디바이스들의 위 및 주위에 증착될 수 있고, 핸들 웨이퍼는 유전체 층에 부착될 수 있다(예를 들어, 핸들은 제조 동안 절연 층을 포함하는 다이를 조작하기 위해, 예를 들어, 다이를 플립 오버(flip over)하기 위해 사용될 수 있다). 다음으로, 에칭 향상 층을 노출시키기 위해 에칭 프로세스가 수행될 수 있고, 여기서 에칭 프로세스는 프론트-사이드의 반대쪽인 절연 층의 백사이드로부터 수행된다. 본원에 사용되는 바와 같이, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스로 지칭될 수 있다. 에칭 향상 층을 제거하기 위해 평탄화 프로세스(예를 들어, CMP(chemical mechanical planarization))가 수행될 수 있고, 그 후, 제2 세트의 디바이스들이 절연 층의 백사이드에 형성될 수 있다.
[0035] 본 개시의 양상들은 SOI(silicon on insulator) 기술에 대해 설명되지만, 본 개시의 양상들은 또한 평면형 트랜지스터에 대한 다른 제조 기술들, FinFET(fin-type field effect transistor), 나노튜브, 실리콘-온-절연체 기술에 대한 대안인 벌크 실리콘, 또는 다른 유사한 반도체 제조 기술을 사용하여 구현될 수 있다. "층"이라는 용어는 막을 포함하고, 달리 언급되지 않으면 수직 또는 수평 두께를 표시하는 것으로 해석되지 않아야 하는 것으로 이해될 것이다. 본원에서 설명된 바와 같이, "기판"이라는 용어는 다이싱된 웨이퍼의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 유사하게, 칩 및 다이라는 용어들은 모순되지 않는다면 상호교환가능하게 사용될 수 있다.
[0036] 절연 층의 듀얼 사이드들(반대쪽 사이드들)에서 반도체 디바이스들의 프로세싱을 단순화하기 위해, 유사한(예를 들어, 동일한 극성의) 제1 세트의 디바이스들이 절연 층의 한쪽 사이드에 배치되는 한편, 제1 세트의 디바이스들과 상이한 제2 세트의 디바이스들이 절연 층의 제2 사이드(예를 들어, 반대쪽 사이드)에 배치된다. 예를 들어, 오직 NMOS(n-type metal oxide semiconductor) 디바이스들만이 절연 층의 한쪽 사이드에 배치되고, 오직 PMOS(p-type metal oxide semiconductor) 디바이스들만이 절연 층의 반대쪽 사이드에 배치된다. 일부 구현들에서, 오직 두꺼운 디바이스들만이 절연 층의 한쪽 사이드에 배치되고, 오직 얇은 디바이스들만이 절연 층의 반대쪽 사이드에 배치된다. 따라서, 절연 층의 동일한 사이드에 NMOS 디바이스들을 배치한 후, 절연 층의 이러한 사이드에 없는 PMOS 디바이스들을 수용하기 위해 어떠한 PMOS 디바이스 관련 마스크들 또는 프로세스들도 도입되지 않는다. 그 다음, 결과적 디바이스(예를 들어, 집적 회로 디바이스)는 플립되고, PMOS 디바이스들은 플립된 사이드(NMOS 디바이스들이 배치되는 사이드의 반대쪽임)에 배치된다. 이러한 경우, 절연 층의 플립된 사이드에 PMOS 디바이스들을 배치한 후, 절연 층의 이러한 사이드에 없는 NMOS 디바이스들을 수용하기 위해 어떠한 NMOS 디바이스 관련 마스크들 또는 프로세스들도 도입될 필요가 없다.
[0037] 절연 층의 동일한 사이드에 동일한 또는 유사한 디바이스들 및 절연 층의 상이한 사이드에 상이한 디바이스들의 배열은 반도체 디바이스들(예를 들어, 트랜지스터들)의 다이의 크기를 (예를 들어, 30%만큼) 그리고 결과적으로 결과적 디바이스의 크기를 감소시킨다(예를 들어, 절연 층의 한쪽 사이드에 오직 제1 극성의 반도체 디바이스들만을 갖고, 절연 층의 반대쪽 사이드에 오직 상이한 극성의 반도체 디바이스들만을 가짐). 마스크들의 수는 또한 결과적 디바이스의 유닛 가격에 상당히 영향을 미친다. 따라서, 언급된 디바이스 배열로 인한 마스크들의 수에서의 감소는 결과적 디바이스의 가격에서의 감소를 초래한다. 추가로, 디바이스 관련 마스크들 및 프로세스 단계들의 일부를 제거하는 것은 프로세싱 시간을 (예를 들어, 최대 7일까지) 감소시킨다. 본 개시의 양상들은 다수의 프로세스 단계들 및 프로세싱 시간을 (예를 들어, 최대 13일까지) 감소시키는 이들의 대응하는 에칭/증착/어닐링을 제거한다. 층 전사 단계들이 또한 감소되고, 이는 프로세싱 시간에서 대응하는 감소(예를 들어, 4-5일)를 초래한다.
[0038] 본 개시의 일 양상은 결과적 디바이스의 백사이드 소스/드레인 접촉부들과 프론트-사이드 소스/드레인 영역들 사이에 공유된 접촉부들을 사용한다(예를 들어, 절연 층의 한쪽 사이드에 오직 제1 극성의 반도체 디바이스들(예를 들어, 트랜지스터들)을 갖고 절연 층의 반대쪽 사이드에 오직 상이한 극성의 반도체 디바이스들을 가짐). 또한, 접촉부들은 결과적 디바이스의 백사이드 게이트들과 프론트-사이드 게이트들 사이에서 공유될 수 있다.
[0039] 본 개시의 양상들은 고품질(Q)-팩터 RF(radio frequency) 애플리케이션들에 대한 집적 RF 회로 구조들에서 사용될 수 있는 듀얼-사이디드 로직 회로 블록 레이아웃들을 추가로 설명한다. 언급된 듀얼-사이디드 프로세싱은 듀얼-사이디드 로직 게이트들의 형성을 가능하게 하여, 최대 60% 영역 절감들을 도출한다. 일 구성에서, 층 전사 전 프로세스(pre-layer transfer process)가 프론트-사이드 트랜지스터들을 형성한다. 또한, 층 전사 후 프로세스가 백사이드 트랜지스터들을 형성한다. 층 전사 후 프로세스는 또한 FinFET(fin-type field effect transistor)들을 형성할 수 있다. 극성에 따라 프론트-사이드 트랜지스터들 및 백사이드 트랜지스터들을 배열하고 이러한 능동 디바이스들을 전기적으로 커플링함으로써, 듀얼-사이디드 로직 게이트들은 최대 60% 영역 절감들로 형성된다.
[0040] 도 1a는 본 개시의 양상에 따른 다이플렉서(200)를 이용하는 RFFE(radio frequency (RF) front end) 모듈(100)의 개략도이다. RF 프론트 엔드 모듈(100)은 전력 증폭기들(102), 듀플렉서/필터들(104), 및 RF(radio frequency) 스위치 모듈(106)을 포함한다. 전력 증폭기들(102)은 신호(들)를 송신을 위한 특정 전력 레벨로 증폭한다. 듀플렉서/필터들(104)은 주파수, 삽입 손실, 거부 또는 다른 유사한 파라미터들을 포함하는 다양한 상이한 파라미터들에 따라 입력/출력 신호들을 필터링한다. 또한, RF 스위치 모듈(106)은 RF 프론트 엔드 모듈(100)의 나머지부에 전달할 입력 신호들의 특정 부분들을 선택할 수 있다.
[0041] RF 프론트 엔드 모듈(100)은 또한 튜너 회로(112)(예를 들어, 제1 튜너 회로(112A) 및 제2 튜너 회로(112B)), 다이플렉서(200), 커패시터(116), 인덕터(118), 접지 단자(115) 및 안테나(114)를 포함한다. 튜너 회로(112)(예를 들어, 제1 튜너 회로(112A) 및 제2 튜너 회로(112B))는 튜너, PDET(portable data entry terminal) 및 HKADC(house keeping analog to digital converter)와 같은 컴포넌트들을 포함한다. 튜너 회로(112)는 안테나(114)에 대한 임피던스 튜닝(예를 들어, VSWR(voltage standing wave ratio) 최적화)을 수행할 수 있다. RF 프론트 엔드 모듈(100)은 또한 WTR(wireless transceiver)(120)에 커플링된 수동 결합기(108)를 포함한다. 수동 결합기(108)는 제1 튜너 회로(112A) 및 제2 튜너 회로(112B)로부터 검출된 전력을 결합한다. 무선 트랜시버(120)는 수동 결합기(108)로부터 정보를 프로세싱하고 이러한 정보를 모뎀(130)(예를 들어, MSM(mobile station modem))에 제공한다. 모뎀(130)은 AP(application processor)(140)에 디지털 신호를 제공한다.
[0042] 도 1a에 도시된 바와 같이, 다이플렉서(200)는 튜너 회로(112)의 튜너 컴포넌트와 커패시터(116), 인덕터(118) 및 안테나(114) 사이에 있다. 다이플렉서(200)는 무선 트랜시버(120), 모뎀(130) 및 애플리케이션 프로세서(140)를 포함하는 칩셋에 RF 프론트 엔드 모듈(100)로부터의 높은 시스템 성능을 제공하기 위해 안테나(114)와 튜너 회로(112) 사이에 배치될 수 있다. 다이플렉서(200)는 또한 고대역 주파수들 및 저대역 주파수들 둘 모두에 대해 주파수 도메인 멀티플렉싱을 수행한다. 다이플렉서(200)가 입력 신호들에 대해 자신의 주파수 멀티플렉싱 기능들을 수행한 후, 다이플렉서(200)의 출력은 커패시터(116) 및 인덕터(118)를 포함하는 선택적 LC(인덕터/커패시터) 네트워크에 공급된다. LC 네트워크는 원하는 경우 안테나(114)에 대한 여분의 임피던스 매칭 컴포넌트들을 제공할 수 있다. 그 다음, 특정 주파수를 갖는 신호가 안테나(114)에 의해 송신되거나 수신된다. 단일 커패시터 및 인덕터가 도시되어 있지만, 다수의 컴포넌트들이 또한 고려된다.
[0043] 도 1b는 본 개시의 양상에 따른 캐리어 어그리게이션을 제공하기 위해 칩셋(160)에 대한 제1 다이플렉서(200-1)를 포함하는 WLAN(wireless local area network)(예를 들어, WiFi) 모듈(170) 및 제2 다이플렉서(200-2)를 포함하는 RF 프론트 엔드 모듈(150)의 개략도이다. WiFi 모듈(170)은 무선 로컬 영역 네트워크 모듈(예를 들어, WLAN 모듈(172))에 안테나(192)를 통신가능하게 커플링하는 제1 다이플렉서(200-1)를 포함한다. RF 프론트 엔드 모듈(150)은 듀플렉서(180)를 통해 WTR(wireless transceiver)(120)에 안테나(194)를 통신가능하게 커플링하는 제2 다이플렉서(200-2)를 포함한다. 무선 트랜시버(120) 및 WiFi 모듈(170)의 WLAN 모듈(172)은 PMIC(power management integrated circuit)(156)를 통해 전원(152)에 의해 전력공급되는 모뎀(MSM, 예를 들어, 기저대역 모뎀)(130)에 커플링된다. 칩셋(160)은 또한 신호 무결성을 제공하기 위해 커패시터들(162 및 164) 뿐만 아니라 인덕터(들)(166)를 포함한다. PMIC(156), 모뎀(130), 무선 트랜시버(120) 및 WLAN 모듈(172) 각각은 커패시터들(예를 들어, 158, 132, 122 및 174)을 포함하고 클럭(154)에 따라 동작한다. 칩셋(160)의 다양한 인덕터 및 커패시터 컴포넌트들의 기하구조 및 배열은 컴포넌트들 사이의 전자기 커플링을 감소시킬 수 있다.
[0044] 도 2a는 본 개시의 양상에 따른 다이플렉서(200)의 도면이다. 다이플렉서(200)는 HB(high band) 입력 포트(212), LB(low band) 입력 포트(214) 및 안테나(216)를 포함한다. 다이플렉서(200)의 고대역 경로는 고대역 안테나 스위치(210-1)를 포함한다. 다이플렉서(200)의 저대역 경로는 저대역 안테나 스위치(210-2)를 포함한다. RF 프론트 엔드 모듈을 포함하는 무선 디바이스는 무선 디바이스의 RF 입력 및 RF 출력에 대한 광범위 대역을 가능하게 하기 위해 안테나 스위치들(210) 및 다이플렉서(200)를 사용할 수 있다. 또한, 안테나(216)는 MIMO(multiple input, multiple output) 안테나일 수 있다. 다중 입력, 다중 출력 안테나들은 캐리어 어그리게이션과 같은 특징들을 지원하기 위해 무선 디바이스들의 RF 프론트 엔드에 널리 사용될 것이다.
[0045] 도 2b는 본 개시의 양상에 따른 RF 프론트 엔드 모듈(250)의 도면이다. RF 프론트 엔드 모듈(250)은 도 2a에서 언급된 광범위 대역을 가능하게 하기 위해 ASW(antenna switch)(210) 및 다이플렉서(200)(또는 트리플렉서)를 포함한다. 또한, RF 프론트 엔드 모듈(250)은 필터들(230), RF 스위치(220) 및 기판(202)에 의해 지원되는 전력 증폭기들(218)을 포함한다. 필터들(230)은, RF 프론트 엔드 모듈(250)에서 고차 고조파들을 방지하기 위해 다이플렉서, 트리플렉서, 저역 통과 필터들, 밸룬(balun) 필터들 및/또는 노치 필터들을 형성하기 위해 기판(202)과 함께 배열된 인덕터들(L) 및 커패시터들(C)을 갖는 다양한 LC 필터들을 포함할 수 있다. 다이플렉서(200)는 시스템 보드(201)(예를 들어, PCB(printed circuit board) 또는 패키지 기판) 상에 SMD(surface mount device)로서 구현될 수 있다. 대안적으로, 다이플렉서(200)는 기판(202) 상에 구현될 수 있다.
[0046] 이러한 구성에서, RF 프론트 엔드 모듈(250)은 RF 프론트 엔드 모듈(250)에서 고차 고조파들을 감소시키는 것을 돕는 SOI(silicon on insulator) 기술을 사용하여 구현된다. SOI 기술은 기생 디바이스 커패시턴스를 감소시키고 성능을 개선하기 위해 종래의 실리콘 기판들을 계층화된 실리콘-절연체-실리콘 기판으로 대체한다. SOI-기반 디바이스들은 종래의 실리콘으로 형성된 디바이스들과 상이한데, 이는 실리콘 접합이 통상적으로 BOX(buried oxide) 층인 전기 절연체 위에 있기 때문이다. 그러나, 감소된 두께의 BOX 층은 BOX 층을 지지하는 기판과 (실리콘 층 상의) 능동 디바이스 사이의 근접도에 의해 초래되는 기생 커패시턴스를 충분히 감소시키지 않을 수 있다. 그 결과, 본 개시는 도 3a 내지 도 3e에 도시된 바와 같이, 기판으로부터 능동 디바이스를 추가로 분리시키는 층 전사 프로세스를 이용한다.
[0047] 도 3a 내지 도 3e는 본 개시의 양상들에 따른 층 전사 프로세스 동안 집적 RF(radio frequency) 회로 구조(300)의 단면도들을 도시한다. 도 3a에 도시된 바와 같이, RF SOI(silicon on insulator) 디바이스는 희생 기판(301)(예를 들어, 벌크 웨이퍼)에 의해 지지되는 BOX(buried oxide) 층(320) 상에 능동 디바이스(310)를 포함한다. RF SOI 디바이스는 또한 제1 유전체 층(306) 내의 능동 디바이스(310)에 커플링된 상호연결부들(350)을 포함한다. 도 3b에 도시된 바와 같이, 핸들 기판(302)은 RF SOI 디바이스의 제1 유전체 층(306)에 본딩된다. 또한, 희생 기판(301)이 제거된다. 층 전사 프로세스를 사용한 희생 기판(301)의 제거는 유전체 두께를 증가시킴으로써 고성능, 저-기생 RF 디바이스들을 가능하게 한다. 즉, RF SOI 디바이스의 기생 커패시턴스는 유전체 두께에 비례하고, 이는 능동 디바이스(310)와 핸들 기판(302) 사이의 거리를 결정한다.
[0048] 도 3c에 도시된 바와 같이, RF SOI 디바이스는 핸들 기판(302)이 고정되고 희생 기판(301)이 제거되면 플립(flip)된다. 도 3d에 도시된 바와 같이, 층 전사 후 금속배선 프로세스는 예를 들어, 정규의 CMOS(complementary metal oxide semiconductor) 프로세스를 사용하여 수행된다. 도 3e에 도시된 바와 같이, 집적 RF 회로 구조(300)는 패시베이션 층을 증착하고, 본드 패드들을 개방하고, 재분포 층을 증착하고, 집적 RF 회로 구조(300)의 시스템 보드(예를 들어, PCB(printed circuit board))에의 본딩을 가능하게 하기 위해 전도성 범프들/기둥들을 형성함으로써 완료된다. 도 3a를 다시 참조하면, 희생 기판(301)은, BOX 층(320)의 두께가 고조파들을 개선하기 위해 증가될 수 있도록 부착된 핸들 기판으로 제거될 수 있다.
[0049] 도 4는 본 개시의 양상들에 따른 층 전사 프로세스를 사용하여 제조된 집적 RF(radio frequency) 회로 구조(400)의 단면도이다. 대표적으로, 집적 RF 회로 구조(400)는 절연 층(420) 상에 형성된 게이트, 바디 및 소스/드레인 영역들을 갖는 능동 디바이스(410)를 포함한다. SOI(silicon on insulator) 구현들에서, 절연 층(420)은 BOX(buried oxide) 층이고, 바디 및 소스/드레인 영역들은 BOX 층에 의해 지원되는 STI(shallow trench isolation) 영역들을 포함하는 SOI 층으로부터 형성된다.
[0050] 집적 RF 회로 구조(400)는 또한 능동 디바이스(410)의 소스/드레인 영역들에 커플링된 MEOL(middle-end-of-line)/BEOL(back-end-of-line) 상호연결부들을 포함한다. 설명된 바와 같이, MEOL/BEOL 층들은 프론트-사이드 층들로 지칭된다. 반대로, 절연 층(420)을 지지하는 층들은 백사이드 층들로 지칭될 수 있다. 이러한 명명법에 따라, 프론트-사이드 상호연결부는 프론트-사이드 유전체 층(404)의 프론트-사이드 접촉부들(412)을 통해 능동 디바이스(410)의 소스/드레인 영역들에 커플링된다. 또한, 핸들 기판(402)은 프론트-사이드 유전체 층(404)에 커플링된다. 이러한 구성에서, 백사이드 유전체(406)는 절연 층(420)에 인접하고 가능하게는 이를 지지한다. 또한, 백사이드 금속배선(450)은 프론트-사이드 상호연결부에 커플링된다.
[0051] 본 개시의 양상들은 듀얼-사이디드 자체-정렬된 트랜지스터들의 형성을 가능하게 하는 층 전사 후 프로세스를 포함한다. 본 개시의 다양한 양상들은 집적 회로 구조를 위한 듀얼-사이디드 프로세싱으로 로직 회로 블록 레이아웃들을 가능하게 하는 층 전사 후 프로세스를 위한 기술들을 제공한다.
[0052] 도 5는 본 개시의 양상들에 따른 듀얼-사이디드 능동 디바이스들(예를 들어, 트랜지스터들)을 포함하는 집적 회로 구조(500)의 단면도이다. 본 개시의 양상들에서, 층 전사 후 프로세스는 듀얼-사이디드 트랜지스터들의 형성을 가능하게 한다. 대표적으로, 집적 회로 구조(500)는 프론트-사이드 디바이스 층(F-디바이스 층)으로 지칭될 수 있는 절연 층(520)의 프론트-사이드 표면(522)에 형성된 프론트-사이드 트랜지스터들(510)을 포함한다. 절연 층(520)은 SOI(silicon on insulator) 구현을 위한 BOX(buried oxide) 층일 수 있고, 여기서 바디 및 소스/드레인 영역들은 SOI 층으로부터 형성된다. 일부 구현들에서, 절연 층(예를 들어, 절연 층(520))은 절연 층, 산화물 층 및/또는 전술된 BOX 층으로 구현될 수 있고, 당업자들 또는 당업자에 의해 이해되는 바와 같이, 재료 또는 두께에 의해 기판 층으로부터 구별될 수 있다.
[0053] 이러한 구성에서, 프론트-사이드 트랜지스터(510)는 NMOS 트랜지스터들(예를 들어, 평면형 트랜지스터들, FinFET들, 게이트 올 어라운드 나노와이어(gate all around nanowire) 등)로 도시된다. 프론트-사이드 트랜지스터들(510)을 동일한 타입(n-타입/p-타입)으로 구성하는 것은 반도체 제조 프로세스, 예를 들어, n-타입 및 p-타입 반도체 영역들을 도핑하기 위한 주입(또는 에피택셜 성장) 프로세스 뿐만 아니라 게이트 형성을 단순화한다. 본 개시의 양상들에 따라 다른 능동 디바이스 구성들 및 극성 타입들이 가능함을 인식해야 한다.
[0054] 본 개시의 이러한 양상에서, 집적 회로 구조(500)는 또한 백사이드 디바이스 층(B-디바이스 층)으로 지칭될 수 있는 절연 층(520)의 프론트-사이드 표면(522)의 반대쪽인 백사이드 표면(524)에 백사이드 트랜지스터들(530)을 포함한다. 이러한 구성으로, 백사이드 트랜지스터들(530)은 PMOS 트랜지스터들로서 도시된다. 그러나, 본 개시의 양상들은 평면형 트랜지스터들(예를 들어, CMOS 평면형 트랜지스터들), FinFET들, 게이트-올-어라운드 나노와이어들, 나노와이어들 및/또는 수직 트랜지스터들에 적용가능한 것, 및 프론트-사이드 트랜지스터들(510) 및 백사이드 트랜지스터들(530)의 다른 구성들이 또한 고려되는 것을 인식해야 한다. 또한, 핸들 기판(502)은 프론트-사이드 유전체 층(504)에 커플링된다.
[0055] 본 개시의 양상들에 따르면, 핸들 기판(502)은 실리콘과 같은 반도체 재료로 구성될 수 있다. 이러한 구성에서, 핸들 기판(502)은 적어도 하나의 다른 능동 디바이스를 포함할 수 있다. 대안적으로, 핸들 기판(502)은 기생 커패시턴스를 감소시킴으로써 고조파들을 추가로 개선하기 위한 수동 기판일 수 있다. 이러한 구성에서, 핸들 기판(502)은 적어도 하나의 다른 수동 디바이스를 포함할 수 있다. 설명된 바와 같이, "수동 기판"이라는 용어는 다이싱된 웨이퍼 또는 패널의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼/패널의 기판을 지칭할 수 있다. 일 구성에서, 수동 기판은 유리, 공기, 석영, 사파이어, 높은 비저항 실리콘 또는 다른 유사한 수동 재료로 구성된다. 수동 기판은 또한 코어리스(coreless) 기판일 수 있다.
[0056] 집적 회로 구조(500)는 또한 프론트-사이드 유전체 층(504) 내의 프론트-사이드 금속배선(570)(예를 들어, 제1 BEOL 상호연결부들(M1))을 포함한다. 프론트-사이드 금속배선(570)은 비아(560)를 통해 백사이드 금속배선(550)에 커플링된다. 백사이드 금속배선(550)은 백사이드 유전체 층(506)에 있다. 백사이드 유전체 층(506)는 절연 층(520)에 인접하고 가능하게는 이를 지지한다. 이러한 구성에서, 층 전사 후 금속배선 프로세스는 백사이드 금속배선(550)을 형성한다. 따라서, 집적 회로 구조(500)는 프론트-사이드 디바이스 층 상에 형성된 프론트-사이드 MEOL/BEOL 층들(F-MEOL/F-BEOL) 및 백사이드 디바이스 층에 형성된 백사이드 MEOL/BEOL 층들(B-MEOL/B-BEOL)을 포함할 수 있다.
[0057] 프론트-사이드 금속배선(570), 비아(560) 및 백사이드 금속배선(550)은 프론트-사이드 트랜지스터들(510)과 백사이드 트랜지스터들(530)을 커플링하기 위한 프론트-사이드 투 백사이드 접촉부들을 제공한다. 프론트-투-백사이드(front-to-backside) 접촉부들은 도 6a 및 도 6b에 더 상세히 예시된다.
[0058] 도 6a는 본 개시의 양상들에 따라, 듀얼-사이디드 능동 디바이스들(예를 들어, 트랜지스터들)을 전기적으로 커플링하기 위한 공유된 프론트-대-백사이드 접촉부들(640)을 포함하는 집적 회로 구조(600)의 단면도이다. 이러한 배열에서, 공유된 접촉부(640)(예를 들어, 공유된 프론트-투-백사이드 접촉부)는 절연 층(620)(예를 들어, 매립된 산화물(BOX) 층)의 프론트-사이드 표면(622) 및 백사이드 표면(624)에서 프론트-사이드 트랜지스터(610)의 드레인 영역과 백사이드 트랜지스터(630)의 드레인 영역을 전기적으로 커플링한다. 집적 회로 구조(600)는 절연 층(620)의 프론트-사이드 표면(622)에 형성된 F-STI(front-side shallow trench isolation) 영역들 및 절연 층(620)의 백사이드 표면(624)에 형성된 B-STI(backside STI) 영역들을 포함한다. 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610) 및 백사이드 트랜지스터(630)의 소스 영역들을 전기적으로 커플링하기 위해 프론트-사이드 접촉부 재료 및/또는 백사이드 접촉부 재료(예를 들어, 구리(Cu))를 증착함으로써 제조될 수 있다.
[0059] 프론트-사이드 트랜지스터(610)는 절연 층(620) 상에 형성된 게이트, 바디 및 소스/드레인 영역들을 포함한다. 백사이드 트랜지스터(630)는 또한 절연 층(620) 상에 형성된 게이트, 바디 및 소스/드레인 영역들을 포함한다. 프론트-사이드 트랜지스터(610)는 절연 층(620)의 프론트-사이드 표면(622)에 있고, 백사이드 트랜지스터(630)는 절연 층(620)의 백사이드 표면(624)에 있다. SOI(silicon on insulator) 구현들에서, 절연 층(620)은 매립된 산화물 층이고, 바디 및 소스/드레인 영역들은 절연 층(620) 상에 배열된 프론트-사이드 STI 및 백사이드 STI를 포함하는 SOI 층으로부터 형성된다.
[0060] 집적 회로 구조(600)는 또한 프론트-사이드 트랜지스터(610) 및 백사이드 트랜지스터(630)의 소스/드레인 영역들에 커플링된 MEOL(middle-end-of-line)/BEOL(back-end-of-line) 상호연결부들을 포함한다. 예를 들어, 공유된 접촉부(640)(예를 들어, 공유된 프론트-투-백사이드 접촉부)는 프론트-사이드 접촉부(612)(예를 들어, 프론트-사이드 실리사이드 층) 및 백사이드 접촉부(632)(예를 들어, 백사이드 실리사이드 층)을 통해 프론트-사이드 트랜지스터(610) 및 백사이드 트랜지스터(630)의 소스/드레인 영역들에 커플링된다. 이러한 배열에서, 프론트-사이드 트랜지스터(610)는 스태거형 배향으로 백사이드 트랜지스터(630)와 정렬된다. 이러한 스태거형 배열은, 공유된 접촉부(640)가, 백사이드 트랜지스터(630)의 드레인 영역의 측벽 및 베이스 부분에 있는 백사이드 접촉부(632)를, 프론트-사이드 트랜지스터(610)의 드레인 영역의 백사이드에 있는 프론트-사이드 접촉부(612)에 전기적으로 커플링할 수 있게 한다. 일부 구현들에서, 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610)의 소스 또는 드레인 영역 및 백사이드 트랜지스터(630)의 소스 또는 드레인 영역에 직접 접촉 또는 터치할 수 있다.
[0061] 설명은 프론트-사이드 트랜지스터(610)의 드레인 영역 및 백사이드 트랜지스터(630)의 드레인 영역의 연결부에 관한 것이지만, 다른 연결부 구성들이 가능하다. 예를 들어, 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610)의 소스 영역을 백사이드 트랜지스터(630)의 드레인 영역에 연결할 수 있다. 공유된 접촉부(640)는 또한 프론트-사이드 트랜지스터(610)의 게이트를 백사이드 트랜지스터(630)의 게이트에 전기적으로 커플링할 수 있다. 이러한 배열에서, 프론트-사이드 트랜지스터(610)의 소스 영역은 제1 전압 접촉부(예를 들어, 접지 레일(Vss))에 전기적으로 커플링되고, 백사이드 트랜지스터(630)의 소스 영역은 제2 전압 접촉부(예를 들어, 전원 레일(Vdd))에 전기적으로 커플링된다.
[0062] 도 6b는 본 개시의 양상들에 따라, 듀얼-사이디드 능동 디바이스들(예를 들어, FinFET(fin-type field effect transistor)들)을 전기적으로 커플링하기 위한 공유된 프론트-대-백사이드 접촉부들(640)을 포함하는 집적 회로 구조(650)의 단면도이다. 이러한 배열에서, 공유된 접촉부(640)는 절연 층(620)(예를 들어, 매립된 산화물(BOX) 층)의 프론트-사이드 표면(622) 및 백사이드 표면(624)에서 프론트-사이드 트랜지스터(610)의 게이트를 백사이드 트랜지스터(630)의 게이트에 전기적으로 커플링한다. 공유된 접촉부(640)는 프론트-사이드 게이트 접촉부(614)(예를 들어, 프론트-사이드 실리사이드 층)를 통해 프론트-사이드 트랜지스터(610)의 게이트에 전기적으로 커플링된다. 또한, 공유된 접촉부(640)는 백사이드 게이트 접촉부(634)(예를 들어, 백사이드 실리사이드 층)를 통해 백사이드 트랜지스터(630)의 게이트에 전기적으로 커플링된다. 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610) 및 백사이드 트랜지스터(630)의 게이트들을 전기적으로 커플링하기 위해 프론트-사이드 접촉부 재료 및/또는 백사이드 접촉부 재료(예를 들어, 구리(Cu))를 증착함으로써 제조될 수 있다. 공유된 접촉부(640)의 형성은, 백사이드 트랜지스터(630)의 백사이드 핀으로부터 프론트-사이드 트랜지스터(610)의 프론트-사이드 핀을 오프셋시킴으로써 가능하게 된다.
[0063] 본 개시의 양상들에서, 층 전사 후 프로세스는 도 7a 내지 도 7c, 도 8a 및 도 8c에 도시된 바와 같이, 듀얼-사이디드 로직 회로 블록 레이아웃들의 형성을 가능하게 하는 듀얼-사이디드 능동 디바이스들을 형성한다. 듀얼-사이디드 프로세싱을 사용하여 절연 층(620)의 프론트-사이드 표면(622) 및 백사이드 표면(624)에 능동 디바이스들을 갖는 것은 (예를 들어, 능동 디바이스들 사이의 신호 경로들의 길이들을 감소시킴으로써) 듀얼-사이디드 블록 회로 레이아웃들에 의해 제공되는 성능을 향상시킬 수 있다. 추가로, 듀얼-사이디드 로직 회로 블록 레이아웃들은 감소된 다이 영역을 점유할 수 있다(예를 들어, 기판의 한쪽 사이드에서보다 기판의 2개의 사이드들에 더 많은 능동 디바이스들이 피팅될 수 있기 때문이다). 따라서, 일부 예들에서, 듀얼-사이디드 로직 게이트들은 작은 폼 팩터들을 갖는 전자 디바이스들(예를 들어, 임베디드 디바이스들, 모바일 통신 디바이스들, 웨어러블 디바이스들 등)에서의 사용에 적합할 수 있다.
[0064] 도 7a 내지 도 7c는 본 개시의 양상들에 따른 집적 회로 디바이스(700)의 듀얼-사이디드 로직 회로 블록 레이아웃들을 예시한다. 도 7a에 도시된 백사이드 뷰(702)에서, PMOS(p-type metal oxide semiconductor) 트랜지스터(예를 들어, B-PMOS)가 절연 층의 백사이드에 의해 지원된다. 예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 백사이드 트랜지스터(630)는 절연 층(620)의 백사이드 표면(624)에 의해 지원되는 B-PMOS 트랜지스터들일 수 있다. 도 7b에 도시된 바와 같은 프론트-사이드 뷰(704)에서, NMOS(n-type metal oxide semiconductor) 트랜지스터(예를 들어, F-PMOS)가 백사이드의 반대쪽인 절연 층의 프론트-사이드에 의해 지원된다. 예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 프론트-사이드 트랜지스터(610)는 절연 층(620)의 프론트-사이드 표면(622)에 의해 지원되는 F-NMOS 트랜지스터일 수 있다.
[0065] 도 7a 및 도 7b는 또한 절연 층을 통해 연장되고 B-PMOS 트랜지스터의 게이트를 F-NMOS 트랜지스터의 게이트에 전기적으로 커플링하는 제1 공유된 프론트-투-백사이드 접촉부(입력)를 예시한다. 도 6b에 도시된 바와 같이, 제1 공유된 프론트-투-백사이드 접촉부(입력)는 프론트-사이드 게이트 접촉부(614)를 통해 프론트-사이드 트랜지스터(610)의 게이트에 전기적으로 커플링되는 공유된 접촉부(640)일 수 있다. 또한, 공유된 접촉부(640)는 백사이드 게이트 접촉부(634)를 통해 백사이드 트랜지스터(630)의 게이트에 전기적으로 커플링된다.
[0066] 도 7a 및 도 7b는 절연 층을 통해 연장되고 B-PMOS 트랜지스터의 제1 단자(예를 들어, 드레인 영역)를 F-NMOS 트랜지스터의 제1 단자(예를 들어, 드레인 영역)에 전기적으로 커플링하는 제2 공유된 접촉부(출력)를 추가로 예시한다. 예를 들어, 도 6a에 도시된 바와 같이, 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610)의 드레인 영역을 백사이드 트랜지스터(630)의 드레인 영역에 연결할 수 있다. 도 7a에 도시된 바와 같이, 전원 레일(Vdd)은 B-PMOS 트랜지스터의 제2 단자(예를 들어, 소스 영역)에 커플링된다. 유사하게, 도 7b에서, 접지 레일(Vss)은 F-NMOS 트랜지스터의 제2 단자(예를 들어, 소스 영역)에 커플링된다. 예를 들어, 도 6a에 도시된 바와 같이, 프론트-사이드 트랜지스터(610)(F-NMOS)의 소스 영역은 접지 레일(Vss)에 전기적으로 커플링된다. 또한, 백사이드 트랜지스터(630)(B-PMOS)의 소스 영역은 전원 레일(Vdd)에 전기적으로 커플링된다.
[0067] 도 7c는 집적 회로 구조의 백사이드로부터 보이는 바와 같이, 본 개시의 양상들에 따른 집적 회로 디바이스(700)의 결합된 뷰(706)이다. 집적 회로 디바이스(700)의 듀얼-사이디드 로직 게이트는 도 7d에 도시된 인버터의 개략도에서 보이는 바와 같은 인버터로서 구성된다. 본 개시의 이러한 양상은 층 전사 후 프로세스를 사용하여 듀얼-사이디드 로직 회로 블록 레이아웃들을 제공함으로써 종래의 CMOS 제조 프로세스들과 연관된 감소된 회로 밀도의 문제를 해결한다.
[0068] 집적 회로 디바이스(700)는 도 8a 및 도 8c에 각각 도시된 NAND(negative AND) 로직 또는 NOR(negative OR) 로직과 같은 다른 로직 회로들을 제공하도록 구성될 수 있다.
[0069] 도 8a는 본 개시의 양상들에 따라, 도 8b에 도시된 NAND 로직 게이트 개략도에 기초하여 듀얼-사이디드 NAND(negative AND) 로직 회로 블록 레이아웃을 갖는 집적 회로 디바이스(800)를 예시한다. 도 8a에 도시된 백사이드 뷰(802)에서, 한 쌍의 제1 극성(예를 들어, PMOS) 트랜지스터들이 F-PMOS 트랜지스터들로서 도시된 절연 층의 프론트-사이드(F)에 있다. 한 쌍의 F-PMOS 트랜지스터들은 전기적으로 병렬로 커플링된다. 집적 회로 디바이스(800)는 또한 B-NMOS 트랜지스터들로서 도시된, 프론트-사이드의 반대쪽인 절연 층의 백사이드(B)에 한 쌍의 제2 극성(NMOS) 트랜지스터들을 포함한다. 한 쌍의 B-NMOS 트랜지스터들은 전기적으로 직렬로 커플링된다. 집적 회로 디바이스(800)는, F-PMOS 트랜지스터들 중 제1 트랜지스터의 게이트(F-Gate1) 및 한 쌍의 B-NMOS 트랜지스터들 중 제1 트랜지스터의 게이트(B-Gate1)에 커플링되는 제1 공유된 접촉부(입력 1)를 더 포함한다. 또한, 한 쌍의 F-PMOS 트랜지스터들 중 제2 트랜지스터의 게이트(F-Gate2) 및 한 쌍의 B-NMOS 트랜지스터들 중 제2 트랜지스터의 게이트(B-Gate2)에 제2 공유된 접촉부(입력 2)가 커플링된다.
[0070] 도 8a에 추가로 예시된 바와 같이, 집적 회로 디바이스(800)는 또한 한 쌍의 F-PMOS 트랜지스터들의 각각의 트랜지스터의 제1 단자(예를 들어, 소스 영역)에 커플링된 공급 전압 레일(Vdd)을 포함한다. 또한, 접지 레일(Vss)이 한 쌍의 B-NMOS 트랜지스터들 중 하나의 트랜지스터의 제1 단자(예를 들어, 소스 영역)에 커플링된다. 집적 회로 디바이스(800)는 한 쌍의 B-NMOS 트랜지스터들 중 다른 하나의 트랜지스터의 제2 단자(예를 들어, 드레인 영역)에 커플링된 출력 접촉부를 더 포함한다. 출력 접촉부는 또한 한 쌍의 F-PMOS 트랜지스터들의 트랜지스터들 둘 모두의 제2 단자(예를 들어, 드레인 영역)에 커플링된다. 이러한 배열에서, 출력 접촉부의 전기적 커플링은 공유된 접촉부(640) 및 상호연결부 층(금속 제로(M0) 또는 금속 1(M1)(M0/M1))에 의해 제공된다.
[0071] 도 8c는 본 개시의 양상들에 따라, 도 8d에 도시된 NOR 로직 게이트 개략에 기초하여 듀얼-사이디드 NOR(negative OR) 로직 회로 블록 레이아웃을 갖는 집적 회로 디바이스(850)를 예시한다. 인식될 바와 같이, 집적 회로 디바이스(850)의 구성은 도 8a의 집적 회로 디바이스(800)의 구성과 유사하다. 그러나, 도 8c에 도시된 백사이드 뷰(852)에서, 제1 극성이 NMOS이고 제2 극성이 PMOS이도록 극성들이 스위칭된다. 대표적으로, 한 쌍의 NMOS 트랜지스터들이 절연 층의 프론트-사이드(F)에 있고, 이는 전기적으로 병렬로 커플링된 F-NMOS 트랜지스터들로서 도시된다. 집적 회로 디바이스(850)는 또한 절연 층의 백사이드(B)에 한 쌍의 PMOS 트랜지스터들을 포함하고, 이는 전기적으로 직렬로 커플링된 B-PMOS 트랜지스터들로서 도시된다. 제1 공유된 접촉부(입력 1)는 또한 F-NMOS 트랜지스터들 중 제1 트랜지스터의 F-Gate1 및 한 쌍의 B-PMOS 트랜지스터들 중 제1 트랜지스터의 B-Gate1에 커플링된다. 또한, 제2 공유된 접촉부(입력 2)는 한 쌍의 F-NMOS 트랜지스터들 중 제2 트랜지스터의 F-Gate2 및 한 쌍의 B-PMOS 트랜지스터들 중 제2 트랜지스터의 B-Gate2에 커플링된다.
[0072] 도 8c에 추가로 예시된 바와 같이, 집적 회로 디바이스(800)는 한 쌍의 F-NMOS 트랜지스터들의 각각의 트랜지스터의 제1 단자(예를 들어, 소스 영역)에 커플링된 공급 전압 레일(Vdd)을 포함한다. 또한, 접지 레일(Vss)이 한 쌍의 B-PMOS 트랜지스터들 중 하나의 트랜지스터의 제1 단자(예를 들어, 소스 영역)에 커플링된다. 집적 회로 디바이스(800)는 한 쌍의 B-PMOS 트랜지스터들 중 다른 하나의 트랜지스터의 제2 단자(예를 들어, 드레인 영역)에 커플링된 출력 접촉부를 더 포함한다. 출력 접촉부는 또한 한 쌍의 F-NMOS 트랜지스터들의 트랜지스터들 둘 모두의 제2 단자(예를 들어, 드레인 영역)에 커플링된다. 이러한 배열에서, 출력 접촉부의 전기적 커플링은 공유된 접촉부(640) 및 상호연결부 층 M0/M1에 의해 가능하게 된다.
[0073] 인식될 바와 같이, 집적 회로 구조(예를 들어, 700/800/850)의 구성은 다양한 로직 회로 블록 레이아웃들을 제공할 수 있고, 듀얼-사이디드 인버터 로직 게이트(도 7b), 듀얼-사이디드 NAND 로직 게이트(도 8a) 또는 듀얼-사이디드 NOR 로직 게이트(도 8c)로 제한되지 않는다. 특히, 본 개시의 양상들은 작은 폼 팩터들을 갖는 전자 디바이스들(예를 들어, 임베디드 디바이스들, 모바일 통신 디바이스들, 웨어러블 디바이스들 등)에서의 사용에 적합한 듀얼-사이디드 로직 게이트들을 제조하기 위해 듀얼-사이디드 프로세싱의 사용을 고려한다.
[0074] 도 9는 본 개시의 양상에 따른 집적 회로 디바이스를 구성하는 방법(900)을 예시하는 프로세스 흐름도이다. 블록(902)에서, NMOS(n-type metal oxide semiconductor) 트랜지스터가 절연 층의 프론트-사이드 표면에 제조된다. 예를 들어, 도 7a에 도시된 바와 같이, NMOS 트랜지스터는 절연 층(620)의 프론트-사이드 표면(622)의 프론트-사이드 트랜지스터(610)일 수 있다. 도 9를 다시 참조하면, 블록(904)에서, 핸들 기판이 NMOS 트랜지스터 상의 프론트-사이드 유전체 층에 본딩된다. 예를 들어, 도 5에 도시된 바와 같이 프론트-사이드 유전체 층(504)에 핸들 기판(502)이 본딩되는 층 전사 프로세스가 수행된다. 층 전사 프로세스는 또한 벌크 기판(미도시)의 일부분의 제거를 포함한다. 도 3b에 도시된 바와 같이, 층 전사 프로세스는 희생 기판(301)의 제거를 포함한다. 본 개시의 이러한 양상에서, 백사이드 트랜지스터들의 제조는 층 전사 후 프로세스의 일부로서 수행된다.
[0075] 도 9를 다시 참조하면, 블록(906)에서, PMOS(p-type metal oxide semiconductor) 트랜지스터가 NMOS 트랜지스터에 대해 스태거형 구성으로 절연 층의 백사이드 표면에 제조된다. 예를 들어, 도 7a에 도시된 바와 같이, PMOS 트랜지스터는 층 전사 후 백사이드 형성 프로세스에 따라 절연 층(620)의 백사이드 표면(624)의 백사이드 트랜지스터(630)일 수 있다. 블록(908)에서, 절연 층을 통해 연장되고 PMOS 트랜지스터의 게이트를 NMOS 트랜지스터의 게이트에 전기적으로 커플링하는 제1 공유된 프론트-투-백사이드 접촉부가 제조된다. 예를 들어, 도 6b에 도시된 바와 같이, 제1 공유된 프론트-투-백사이드 접촉부(입력)는 프론트-사이드 게이트 접촉부(614)를 통해 프론트-사이드 트랜지스터(610)의 게이트에 전기적으로 커플링되는 공유된 접촉부(640)일 수 있다. 또한, 공유된 접촉부(640)는 백사이드 게이트 접촉부(634)를 통해 백사이드 트랜지스터(630)의 게이트에 전기적으로 커플링된다.
[0076] 도 9에 추가로 예시된 바와 같이, 블록(910)에서, 절연 층을 통해 연장되고 PMOS 트랜지스터의 제1 단자를 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 제2 공유된 접촉부가 제조된다. 예를 들어, 도 6a에 도시된 바와 같이, 공유된 접촉부(640)는 프론트-사이드 트랜지스터(610)(NMOS)의 드레인 영역을 백사이드 트랜지스터(630)(PMOS)의 드레인 영역에 연결할 수 있다. 블록(912)에서, 전원 레일(Vdd)이 PMOS 트랜지스터의 제2 단자에 전기적으로 커플링된다. 블록(914)에서, 접지 레일(Vss)이 NMOS 트랜지스터의 제2 단자에 전기적으로 커플링된다. 예를 들어, 도 6a에 도시된 바와 같이, 프론트-사이드 트랜지스터(610)(NMOS)의 소스 영역은 접지 레일(Vss)에 전기적으로 커플링된다. 또한, 백사이드 트랜지스터(630)(PMOS)의 소스 영역은 전원 레일(Vdd)에 전기적으로 커플링된다.
[0077] 본 개시의 양상들은 고품질(Q)-팩터 RF(radio frequency) 애플리케이션들에 대한 집적 RF 회로 구조들에서 사용될 수 있는 듀얼-사이디드 로직 회로 블록 레이아웃들과 관련된다. 듀얼-사이디드 프로세싱은 듀얼-사이디드 로직 게이트들의 형성을 가능하게 하여, 최대 60% 영역 절감들을 도출한다. 일 구성에서, 층 전사 전 프로세스가 프론트-사이드 트랜지스터들을 형성한다. 또한, 층 전사 후 프로세스가 백사이드 트랜지스터들을 형성한다. 층 전사 후 프로세스는 또한 FinFET(fin-type field effect transistor)들을 형성할 수 있다. 듀얼-사이디드 프로세싱을 사용하여 절연 층의 프론트-사이드 표면 및 백사이드 표면에 능동 디바이스들을 갖는 것은 (예를 들어, 능동 디바이스들 사이의 신호 경로들의 길이들을 감소시킴으로써) 듀얼-사이디드 블록 회로 레이아웃들에 의해 제공되는 성능을 향상시킬 수 있다. 따라서, 일부 예들에서, 듀얼-사이디드 로직 게이트들은 작은 폼 팩터들을 갖는 전자 디바이스들(예를 들어, 임베디드 디바이스들, 모바일 통신 디바이스들, 웨어러블 디바이스들 등)에서의 사용에 적합할 수 있다.
[0078] 도 10은 본 개시의 양상이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(1000)을 도시하는 블록도이다. 예시의 목적으로, 도 10은 3개의 원격 유닛들(1020, 1030 및 1050) 및 2개의 기지국들(1040)을 도시한다. 무선 통신 시스템들은 많은 더 원격의 유닛들 및 기지국들을 가질 수 있음이 인식될 것이다. 원격 유닛들(1020, 1030 및 1050)은 개시된 듀얼-사이디드 로직 게이트들을 포함하는 IC 디바이스들(1025A,1025C 및 1025B)을 포함한다. 다른 디바이스들은 또한 기지국들, 스위칭 디바이스들 및 네트워크 장비와 같은 개시된 듀얼-사이디드 로직 게이트들을 포함할 수 있음이 인식될 것이다. 도 10은 기지국(1040)으로부터 원격 유닛들(1020, 1030 및 1050)로의 순방향 링크 신호들(1080) 및 원격 유닛들(1020, 1030 및 1050)로부터 기지국들(1040)로의 역방향 링크 신호들(1090)을 도시한다.
[0079] 도 10에서, 원격 유닛(1020)은 모바일 전화로서 도시되고, 원격 유닛(1030)은 휴대용 컴퓨터로서 도시되고, 원격 유닛(1050)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로 도시된다. 예를 들어, 원격 유닛들은 모바일 폰, 핸드-헬드 PCS(personal communication systems) 유닛, 휴대용 데이터 유닛, 예를 들어, PDA(personal digital assistant), GPS 가능 디바이스, 내비게이션 디바이스, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 고정 위치 데이터 유닛, 예를 들어, 검침(meter reading) 장비, 또는 데이터 또는 컴퓨터 명령들 또는 이들의 조합들을 저장 또는 리트리브하는 다른 통신 디바이스일 수 있다. 도 10이 본 개시의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시는 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시의 양상들은 개시된 듀얼-사이디드 로직 게이트들을 포함하는 많은 디바이스들에서 적절히 이용될 수 있다.
[0080] 도 11은 앞서 개시된 듀얼-사이디드 로직 게이트들과 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(1100)은 운영 시스템 소프트웨어, 지원 파일들 및 설계 소프트웨어, 예를 들어, Cadence 또는 OrCAD를 포함하는 하드 디스크(1101)를 포함한다. 설계 워크스테이션(1100)은 또한 회로(1110) 또는 반도체 컴포넌트(1112), 예를 들어, 듀얼-사이디드 로직 게이트들의 설계를 용이하게 하기 위해 디스플레이(1102)를 포함한다. 회로 설계(1110) 또는 반도체 컴포넌트(1112)를 유형으로 저장하기 위해 저장 매체(1104)가 제공된다. 회로 설계(1110) 또는 반도체 컴포넌트(1112)는 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(1104) 상에 저장될 수 있다. 저장 매체(1104)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(1100)은 저장 매체(1104)로부터의 입력을 수용하거나 그에 출력을 기록하기 위한 드라이브 장치(1103)를 포함한다.
[0081] 저장 매체(1104) 상에 기록된 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터 또는 전자 빔 리소그래피와 같은 일련의 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 네트 회로들 또는 타이밍 도면들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(1104) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(1110) 또는 반도체 컴포넌트(1112)의 설계를 용이하게 한다.
[0082] 펌웨어 및/또는 소프트웨어 구현에 대해, 방법들은, 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수 있다. 명령들을 유형으로 구현하는 머신-판독가능 매체는 본 명세서에 설명된 방법들을 구현할 시에 사용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장될 수 있고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는, 프로세서 유닛 내부 또는 프로세서 유닛 외부에서 구현될 수 있다. 본 명세서에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입들을 지칭하며, 메모리의 특정 타입 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0083] 펌웨어 및/또는 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터-판독가능 매체들, 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체들을 포함한다. 컴퓨터-판독가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있으며; 본 명세서에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는, 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 상기의 것들의 결합들이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
[0084] 컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상에서 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는, 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 이상의 프로세서들로 하여금, 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0085] 본 개시 및 이의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 개시의 기술로부터 벗어남이 없이 다양한 변화들, 대체들 및 변경들이 행해질 수 있음을 이해해야 한다. 예를 들어, "위" 및 "아래"와 같은 관계적 용어들이 기판 또는 전자 디바이스에 대해 사용된다. 물론, 기판 또는 전자 디바이스가 반전되면, 위는 아래가 되고, 아래는 위가 된다. 추가적으로, 측방향으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 사이드들을 지칭할 수 있다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 머신, 제조의 특정 구성들, 및 재료의 조성, 수단, 방법들 및 단계들로 제한되는 것으로 의도되지 않는다. 당업자가 본 개시로부터 쉽게 인식할 바와 같이, 본원에 설명된 대응하는 구성들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하는 또는 추후에 개발될 프로세스들, 머신들, 제조, 재료의 조성들, 수단, 방법들 또는 단계들이 본 개시에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 재료의 조성들, 수단, 방법들 또는 단계들을 청구항의 범위 내에 포함하는 것으로 의도된다.

Claims (16)

  1. 절연 층의 백사이드에 의해 지지되는 바디 및 소스/드레인 영역들을 갖는 PMOS(p-type metal oxide semiconductor) 트랜지스터;
    상기 백사이드의 반대쪽인 상기 절연 층의 프론트-사이드에 의해 지지되는 바디 및 소스/드레인 영역들을 갖는 NMOS(n-type metal oxide semiconductor) 트랜지스터 ― 상기 NMOS 트랜지스터의 상기 바디 및 소스/드레인 영역들은 상기 절연 층에 의해 상기 PMOS 트랜지스터의 상기 바디 및 상기 소스/드레인 영역들로부터 분리됨 ―; 및
    상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 제1 단자를 상기 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부(shared contact)를 포함하고,
    상기 공유된 접촉부는,
    상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 게이트를 상기 NMOS 트랜지스터의 게이트에 전기적으로 커플링하는 제1 공유된 프론트-투-백사이드(front-to-backside) 접촉부, 및
    상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 제1 단자를 상기 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 제2 공유된 프론트-투-백사이드 접촉부를 포함하는, 집적 회로 디바이스.
  2. 제1 항에 있어서,
    상기 PMOS 트랜지스터의 제2 단자에 커플링된 전원 레일(power supply rail)(Vdd); 및
    상기 NMOS 트랜지스터의 제2 단자에 커플링된 접지 레일(Vss)을 더 포함하고,
    상기 집적 회로 디바이스는, 입력으로서 상기 제1 공유된 프론트-투-백사이드 접촉부를 그리고 출력으로서 상기 제2 공유된 프론트-투-백사이드 접촉부를 갖는 인버터 게이트를 포함하는, 집적 회로 디바이스.
  3. 제1 항에 있어서,
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 FinFET(fin-type field effect transistor)들을 포함하고, 상기 NMOS 트랜지스터의 프론트-사이드 핀은 상기 PMOS 트랜지스터의 백사이드 핀으로부터 오프셋되고, 상기 제1 공유된 프론트-투-백사이드 접촉부는 상기 PMOS 트랜지스터의 측벽 스페이서 및 상기 NMOS 트랜지스터의 측벽 스페이서에 터치하는, 집적 회로 디바이스.
  4. 제1 항에 있어서,
    상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터는 게이트-올-어라운드 나노와이어(gate-all-around nanowire)들, 나노와이어들 또는 수직 트랜지스터들을 포함하는, 집적 회로 디바이스.
  5. 제1 항에 있어서,
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 평면형 트랜지스터들을 포함하고, 상기 PMOS 트랜지스터의 게이트는 스태거형 배열(staggered arrangement)에 따라 상기 NMOS 트랜지스터의 게이트로부터 오프셋되는, 집적 회로 디바이스.
  6. 제1 항에 있어서,
    상기 집적 회로 디바이스는 RF(radio frequency) 프론트 엔드 모듈에 통합되며, 상기 RF 프론트 엔드 모듈은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는, 집적 회로 디바이스.
  7. 절연 층의 프론트-사이드에 바디 및 소스/드레인 영역들을 갖는 한 쌍의 제1 극성 트랜지스터들 ― 상기 한 쌍의 제1 극성 트랜지스터들은 전기적으로 병렬로 커플링됨 ―;
    상기 프론트-사이드의 반대쪽인 상기 절연 층의 백사이드에 바디 및 소스/드레인 영역들을 갖는 한 쌍의 제2 극성 트랜지스터들 ― 상기 한 쌍의 제2 극성 트랜지스터들은 전기적으로 직렬로 커플링되고, 상기 한 쌍의 제1 극성 트랜지스터들의 바디 및 소스/드레인 영역들은 상기 절연 층에 의해 상기 한 쌍의 제2 극성 트랜지스터들의 바디 및 소스/드레인 영역들로부터 분리됨 ―;
    상기 한 쌍의 제1 극성 트랜지스터들 중 제1 트랜지스터의 게이트 및 상기 한 쌍의 제2 극성 트랜지스터들 중 제1 트랜지스터의 게이트에 커플링되는 제1 공유된 접촉부;
    상기 한 쌍의 제1 극성 트랜지스터들 중 제2 트랜지스터의 게이트 및 상기 한 쌍의 제2 극성 트랜지스터들 중 제2 트랜지스터의 게이트에 커플링되는 제2 공유된 접촉부;
    상기 한 쌍의 제1 극성 트랜지스터들의 각각의 트랜지스터의 제1 단자에 커플링되는 제1 전압 접촉부;
    상기 한 쌍의 제2 극성 트랜지스터들 중 하나의 트랜지스터의 제1 단자에 커플링되는 제2 전압 접촉부; 및
    상기 한 쌍의 제2 극성 트랜지스터들 중 다른 하나의 트랜지스터의 제2 단자에 커플링되고, 또한 상기 한 쌍의 제1 극성 트랜지스터들의 트랜지스터들 둘 모두의 제2 단자에 커플링되는 출력 접촉부를 포함하는, 집적 회로 디바이스.
  8. 제7 항에 있어서,
    상기 집적 회로 디바이스는 듀얼-사이디드 NAND(dual-sided negative AND) 로직 게이트를 포함하고, 상기 한 쌍의 제1 극성 트랜지스터들은 PMOS(p-type metal oxide semiconductor) 트랜지스터들을 포함하고, 상기 한 쌍의 제2 극성 트랜지스터들은 NMOS(n-type metal oxide semiconductor) 트랜지스터들을 포함하고, 상기 제1 전압 접촉부는 전원 레일(Vdd)을 포함하고, 상기 제2 전압 접촉부는 접지 레일(Vss)을 포함하는, 집적 회로 디바이스.
  9. 제7 항에 있어서,
    상기 집적 회로 디바이스는 듀얼-사이디드 NOR(dual-sided negative OR) 로직 게이트를 포함하고, 상기 한 쌍의 제1 극성 트랜지스터들은 NMOS(n-type metal oxide semiconductor) 트랜지스터들을 포함하고, 상기 제1 전압 접촉부는 접지 레일(Vss)을 포함하고, 상기 제2 전압 접촉부는 전원 레일(Vdd)을 포함하는, 집적 회로 디바이스.
  10. 제7 항에 있어서,
    상기 한 쌍의 제1 극성 트랜지스터들 및 상기 한 쌍의 제2 극성 트랜지스터들은 FinFET(fin-type field effect transistor)들을 포함하고, 상기 제1 공유된 접촉부는 상기 한 쌍의 제1 극성 트랜지스터들 중 제1 트랜지스터의 측벽 스페이서 및 상기 한 쌍의 제2 극성 트랜지스터들 중 제1 트랜지스터의 측벽 스페이서에 터치하는, 집적 회로 디바이스.
  11. 제7 항에 있어서,
    상기 한 쌍의 제1 극성 트랜지스터들 및 상기 한 쌍의 제2 극성 트랜지스터들은 게이트-올-어라운드 나노와이어들, 나노와이어들 또는 수직 트랜지스터들을 포함하는, 집적 회로 디바이스.
  12. 제7 항에 있어서,
    상기 한 쌍의 제1 극성 트랜지스터들 및 상기 한 쌍의 제2 극성 트랜지스터들은 평면형 트랜지스터들을 포함하는, 집적 회로 디바이스.
  13. 제7 항에 있어서,
    상기 집적 회로 디바이스는 RF(radio frequency) 프론트 엔드 모듈을 더 포함하고, 상기 RF 프론트 엔드 모듈은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는, 집적 회로 디바이스.
  14. 집적 RF 회로 구조(integrated RF circuit structure); 및
    상기 집적 RF 회로 구조의 출력에 커플링된 안테나를 포함하고,
    상기 집적 RF 회로 구조는, 절연 층의 백사이드에 의해 지지되는 바디 및 소스/드레인 영역들을 갖는 PMOS(p-type metal oxide semiconductor) 트랜지스터, 상기 절연 층의 프론트-사이드에 의해 지지되는 바디 및 소스/드레인 영역들을 갖는 NMOS(n-type metal oxide semiconductor) 트랜지스터 ― 상기 NMOS 트랜지스터의 상기 바디 및 소스/드레인 영역들은 상기 절연 층에 의해 상기 PMOS 트랜지스터의 상기 바디 및 소스/드레인 영역들로부터 분리됨 ―, 및 상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 제1 단자를 상기 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 공유된 접촉부를 포함하고,
    상기 공유된 접촉부는,
    상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 게이트를 상기 NMOS 트랜지스터의 게이트에 전기적으로 커플링하는 제1 공유된 프론트-투-백사이드 접촉부, 및
    상기 절연 층을 통해 연장되고 상기 PMOS 트랜지스터의 제1 단자를 상기 NMOS 트랜지스터의 제1 단자에 전기적으로 커플링하는 제2 공유된 프론트-투-백사이드 접촉부를 포함하는, RF(radio frequency) 프론트 엔드 모듈.
  15. 제14 항에 있어서,
    상기 PMOS 트랜지스터의 제2 단자에 커플링된 전원 레일(Vdd); 및
    상기 NMOS 트랜지스터의 제2 단자에 커플링된 접지 레일(Vss)을 더 포함하고,
    상기 집적 RF 회로 구조는, 입력으로서 상기 제1 공유된 프론트-투-백사이드 접촉부를 그리고 출력으로서 상기 제2 공유된 프론트-투-백사이드 접촉부를 갖는 인버터 게이트를 포함하는, RF 프론트 엔드 모듈.
  16. 제14 항에 있어서,
    뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는, RF 프론트 엔드 모듈.
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