CN110071102A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN110071102A
CN110071102A CN201811004875.3A CN201811004875A CN110071102A CN 110071102 A CN110071102 A CN 110071102A CN 201811004875 A CN201811004875 A CN 201811004875A CN 110071102 A CN110071102 A CN 110071102A
Authority
CN
China
Prior art keywords
trap
type
diode
semiconductor device
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811004875.3A
Other languages
English (en)
Other versions
CN110071102B (zh
Inventor
沓挂弘之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110071102A publication Critical patent/CN110071102A/zh
Application granted granted Critical
Publication of CN110071102B publication Critical patent/CN110071102B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本实施方式中的半导体装置具备第1导电型的半导体基板。垫设置在半导体基板上。内部电路设置在半导体基板上。静电放电保护元件设置在垫与内部电路之间。静电放电保护元件具备第2导电型的第1阱、第1导电型的第2阱、及第2导电型的第1电极层。第2导电型的第1阱设置在半导体基板的表面区域。第1导电型的第2阱在半导体基板的表面区域中设置在第1阱内。第2导电型的第1电极层在半导体基板的表面区域中设置在第2阱内。

Description

半导体装置
相关申请
本申请享有以日本专利申请2018-010005号(申请日：2018年1月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
半导体存储器等半导体装置使用高速接口用的VLV(Very Low Voltage，极低电压)晶体管。VLV晶体管相较于LV(Low Voltage，低电压)晶体管，栅极氧化膜及栅极长度等被缩小，而在电特性方面大幅不同。因此，设置在I/O(Input/Output，输入/输出)垫周边的ESD(Electrostatic Discharge，静电放电)保护元件必须形成包含某种程度的大规模的二极管及RCTMOS(RC Trigger Metal Oxide Semiconductor，电阻-电容触发器金属氧化物半导体))的电路以使更大的放电电流流过。
然而，电流驱动能力高的二极管的布局面积增大而导致结电容(Cj)增大。结电容增大会造成高频信号泄漏而导致作为高速接口的功能变差。
发明内容
实施方式提供一种具备能够抑制高速接口的劣化并且使大电流流过的ESD保护元件的半导体装置。
实施方式中的半导体装置具备第1导电型的半导体基板。垫设置在半导体基板上。内部电路设置在半导体基板上。静电放电保护元件设置在垫与内部电路之间。静电放电保护元件具备第2导电型的第1阱、第1导电型的第2阱、及第2导电型的第1电极层。第2导电型的第1阱设置在半导体基板的表面区域。第1导电型的第2阱在半导体基板的表面区域中设置在第1阱内。第2导电型的第1电极层在半导体基板的表面区域中设置在第2阱内。
附图说明
图1是表示第1实施方式的ESD保护电路的构成例的电路图。
图2A～E是表示第1实施方式中的半导体存储器的构成例的剖视图。
图3是沿着图2B的3-3线的剖视图。
图4是沿着图2C的4-4线的剖视图。
图5是表示第1二极管的结电容(Cj)的图表。
图6是表示第2实施方式中的第1二极管的构成例的剖视图。
具体实施方式
以下，一边参照附图，一边对实施方式进行说明。对附图中的相同部分标注相同编号并适当省略其详细说明，而对不同部分进行说明。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与关于已出现的附图而在上文中进行了叙述的要素相同的要素标注相同的符号并适当省略详细的说明。
(第1实施方式)
图1是表示第1实施方式中的ESD保护电路1的构成例的电路图。ESD保护电路1与I/O垫10、电源垫11、12、及输入接收器20连接。ESD保护电路1例如设置在半导体存储器等半导体装置的I/O垫10的附近。当用于数据的输入输出的I/O垫10产生ESD时，ESD保护电路1保护连接于输入接收器20的内部电路90免受ESD影响。内部电路90可以为存储单元阵列MCA或者控制存储单元阵列MCA的周边电路等。I/O垫10输入针对内部电路90的数据或者输出来自内部电路90的数据。输入接收器20连接于内部电路90，接收来自I/O垫10的数据并将该数据向内部电路90传输，或者将从内部电路90输出的数据向I/O垫10传输。电源垫11将高电平电源电压VCCQ供给至ESD保护电路1。高电平电源电压VCCQ例如约为1.8～3.0V。电源垫12将低电平电源电压VSS供给至ESD保护电路1。低电平电源电压VSS例如约为0V。
ESD保护电路1具备第1ESD保护二极管30、片外驱动器(OCD)40、片内终结器(ODT)50、保护电阻60、第2ESD保护二极管70、及ESD保护晶体管80。
I/O垫10及输入接收器20经由节点ND1及保护电阻60连接。节点ND2连接于电源垫12，节点ND3连接于电源垫11。
第1ESD保护二极管30、OCD40、ODT50、第2ESD保护二极管70及ESD保护晶体管80在节点ND2与节点ND3之间并联连接。另外，第1ESD保护二极管30、OCD40、ODT50、第2ESD保护二极管70及ESD保护晶体管80也连接于节点ND1。
作为静电放电保护元件的第1ESD保护二极管30具备第1二极管D1及第2二极管D2。第1二极管D1的阳极连接于节点ND2，第1二极管D1的阴极连接于节点ND1。第2二极管D2的阳极连接于节点ND1，第2二极管D2的阴极连接于节点ND3。
当对I/O垫10施加大的负电压作为ESD时，第1二极管D1使电流从电源垫12流向(逃向)I/O垫10。由此，负电压的ESD经由第1二极管D1而被缓和，从而能够保护连接于输入接收器20的内部电路90。另一方面，当对I/O垫10施加大的正电压作为ESD时，第2二极管D2使电流从I/O垫10流向(逃向)电源垫11。由此，正电压的ESD经由第2二极管D2而被缓和，从而能够保护连接于输入接收器20的内部电路90。
OCD40具备N型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管N1及P型MOS晶体管P1。N型MOS晶体管N1的一端连接于节点ND2，另一端连接于节点ND1。P型MOS晶体管P1的一端连接于节点ND1，另一端连接于节点ND3。N型MOS晶体管N1及P型MOS晶体管P1的栅极电极连接于内部反相器电路。由此，N型MOS晶体管N1及P型MOS晶体管P1彼此互补地高速动作。当N型MOS晶体管N1为导通状态时，对节点ND1施加低电平电源电压VSS。当P型MOS晶体管P1为导通状态时，对节点ND1施加高电平电源电压VCCQ。通过使N型MOS晶体管N1及P型MOS晶体管P1彼此互补地高速动作，而将高电平电源电压(逻辑高)与低电平电源电压(逻辑低)作为数字信号传递至节点ND1。此外，高电平电源电压VCCQ(例如1.8V～3.0V)与ESD(例如数千V)相比非常小，因此，第1ESD二极管30在高电平电源电压VCCQ下不会成为导通状态。
ODT50具备N型MOS晶体管N2、P型MOS晶体管P2、及电阻R1、R2。N型MOS晶体管N2的一端连接于节点ND2，另一端经由电阻R1连接于节点ND1。P型MOS晶体管P2的一端经由电阻R2连接于节点ND1，另一端连接于节点ND3。N型MOS晶体管N2及P型MOS晶体管P2的栅极电极连接于内部反相器电路。ODT50通过插入电阻R1及电阻R2，而利用RC(ResistanceCapacitance，电阻-电容)延时在I/O垫10上对来自其它芯片的干扰波形进行整形。
保护电阻60连接于节点ND1与输入接收器20之间。保护电阻60抑制因例如ESD等的浪涌电流而导致内部电路90的栅极电压上升。
第2ESD保护二极管70具备第3二极管D3及第4二极管D4。第3二极管D3的阳极连接于节点ND2，第3二极管D3的阴极连接于节点ND1。第4二极管D4的阳极连接于节点ND1，第4二极管D4的阴极连接于节点ND3。第2ESD保护二极管70是为了抑制因CDM(Charged DeviceModel，充电器件模型)产生的放电而导致对内部电路90施加过量的电压而设置。因此，第3及第4二极管D3、D4无需大的电流驱动能力，它们的尺寸可以远小于第1及第2二极管D1、D2的尺寸。
ESD保护晶体管80具备N型MOS晶体管N3及第5二极管D5。N型MOS晶体管N3及第5二极管D5在电源垫11与电源垫12之间相互并联连接。ESD保护晶体管80在正常动作中成为非导通状态，当被施加ESD时成为导通状态，而能够使ESD的电荷流过。
图2A～E是表示第1实施方式中的半导体存储器的构成例的剖视图。本实施方式中的半导体存储器例如为NAND(Not AND，与非)型EEPROM(Electrically ErasableProgrammable Read-Only Memory，电可擦除可编程只读存储器)，具有具备三维构造的立体型存储单元阵列MCA。
图2A表示存储单元阵列MCA的区域的截面。图2B表示所述ESD保护电路1的第1二极管D1的截面。图2C表示所述ESD保护电路1的第2二极管D2的截面。图2D表示构成周边电路的P型MOS晶体管的截面。图2E表示周边电路的N型MOS晶体管的截面。此外，在图2D及图2E中示出单一的晶体管，但在周边电路设置着大量晶体管等半导体元件。
存储单元阵列MCA、ESD保护电路1、周边电路等元件设置在相同的半导体基板SUB的表面区域。半导体基板SUB例如可以为P-型的硅基板等。
图2A所示的存储单元阵列MCA的区域具有P-型半导体基板(以下也简称为基板)SUB、N型阱WCD、及P型阱WCP。如果将基板SUB设为P-型的第1阱，那么存储单元阵列MCA下方的阱构造成为三阱构造。N型阱WCD设置在基板SUB的表面区域。P型阱WCP在基板SUB的表面区域中设置在N型阱WCD内。以与P型阱WCP及N型阱WCD相邻的方式设置着N型阱WND。N型阱WND电连接于N型阱WCD，且是为了决定N型阱WCD的电位而设置。
在P型阱WCP上设置着存储单元阵列MCA。存储单元阵列MCA具有半导体柱PLL。半导体柱PLL将存储单元与位线(未图示)之间电连接，而作为存储单元的通道部发挥功能。半导体柱PLL例如可以为填充于存储孔(未图示)中的硅。半导体柱PLL也电连接于P型阱WCP，当删除存储单元的数据时，经由P型阱WCP将删除电压向存储单元传递。P型阱WCP在数据删除时，例如向半导体柱PLL施加约20V作为删除电压。
另一方面，基板SUB在数据删除时约为0V。为了对P型阱WCP充分地施加删除电压，在P型阱WCP与基板SUB之间设置着N型阱WCD。在数据删除时，虽然也会对N型阱WCD施加删除电压，但删除电压在N型阱WCD与基板SUB之间的PN结中作为逆向偏压被施加。因此，在N型阱WCD与基板SUB之间几乎不会流过电流。因此，通过将存储单元阵列MCA下方的阱构造设为三阱构造，在数据删除时，P型阱WCP能够对半导体柱PLL施加足够高的删除电压。
在半导体柱PLL的周围设置着构成存储单元的穿隧绝缘膜、电荷储存层等(未图示)，进而在其周围设置着多条字线WL的层。此外，存储单元的构成与本实施方式并无直接关系，因此省略其详细的说明。
图2B所示的第1二极管D1具备N型阱WCD、P型阱WCP、N+型电极层CN、及接触插塞CNT1。第1二极管D1与存储单元阵列MCA的下方同样地具有三阱构造。也就是说，N型阱WCD及P型阱WCP的构成可以与位于存储单元阵列MCA下方的N型阱WCD及P型阱WCP的构成相同。
作为第1电极层的电极层CN在基板SUB的表面区域中设置在P型阱WCP内。电极层CN为了以低电阻电连接于接触插塞CNT1而由高浓度的N型扩散层构成。接触插塞CNT1电连接于电极层CN。电极层CN及P型阱WCP构成第1二极管D1。
此处，对第1二极管D1的构成更详细地进行说明。图3是沿着图2B的3-3线的剖视图。如图3所示，第1二极管D1具有包含基板SUB、N型阱WCD、及P型阱WCP的三阱构造。位于第1二极管D1下方的N型阱WCD及P型阱WCP的构成与位于存储单元阵列MCA下方的N型阱WCD及P型阱WCP几乎相同，能够以共通的制造步骤并使用相同掩模形成。因此，位于第1二极管D1下方的N型阱WCD及P型阱WCP的深度方向的浓度分布与位于存储单元阵列MCA下方的N型阱WCD及P型阱WCP的深度方向的浓度分布几乎相同。
另外，在本实施方式中，第1二极管D1中的N型阱WCD在基板SUB与P型阱WCP之间成为电浮动状态。
进而，第1二极管D1具备设置在P型阱WCP上的N+型电极层CN及P+型电极层CP。P+型电极层CP为了以低电阻将接触插塞CNT2与P型阱WCP之间电连接而成为高浓度的P型扩散层。在N+型电极层CN与P+型电极层CP之间设置着元件分离层STI(Shallow TrenchIsolation，浅沟槽隔离)。元件分离层STI将N+型电极层CN与P+型电极层CP之间电分离。
接触插塞CNT2作为第1二极管D1的阳极电连接于图1的节点ND2。接触插塞CNT1作为第1二极管D1的阴极电连接于图1的节点ND1。由此，P型阱WCP及电极层CN作为第1二极管D1连接于节点ND1与ND2之间，并发挥保护内部电路90免受ESD影响的功能。
图2C所示的第2二极管D2具备N型阱WND、P+型电极层CP、及接触插塞CNT11。第2二极管D2与P型MOS晶体管的下方同样地成为双阱构造。N型阱WND的构成可以与位于P型MOS晶体管下方的N型阱WND的构成相同。
作为第2电极层的电极层CP在基板SUB的表面区域中设置在作为第3阱的N型阱WND上。电极层CP为了以低电阻电连接于接触插塞CNT11而成为高浓度的P型扩散层。接触插塞CNT11电连接于电极层CP。电极层CP及N型阱WND构成第2二极管D2。
此处，对第2二极管D2的构成更详细地进行说明。图4是沿着图2C的4-4线的剖视图。如图4所示，第2二极管D2具有包含基板SUB及N型阱WND的双阱构造。位于第2二极管D2下方的N型阱WND的构成与图2D的位于P型MOS晶体管下方的N型阱WND几乎相同，能够以共通的制造步骤并使用相同掩模形成。因此，位于第2二极管D2下方的N型阱WND的深度方向的浓度分布与图2D的位于P型MOS晶体管下方的N型阱WND的深度方向的浓度分布几乎相同。
进而，第2二极管D2具备设置在N型阱WND上的P+型电极层CP及N+型电极层CN。N+型电极层CN为了以低电阻将接触插塞CNT12与N型阱WND之间电连接而成为高浓度的N型扩散层。在P+型电极层CP与N+型电极层CN之间设置着元件分离层STI。元件分离层STI将N+型电极层CN与P+型电极层CP之间电分离。
接触插塞CNT11作为第2二极管D2的阳极电连接于图1的节点ND1。接触插塞CNT12作为第2二极管D2的阴极电连接于节点ND3。由此，N型阱WND及电极层CP作为第2二极管D2连接于节点ND1与DN3之间，并发挥保护内部电路90免受ESD影响的功能。
图2D的P型MOS晶体管具备N型阱WND及P+型电极层CP。P型MOS晶体管下方的阱构造成为包含基板SUB及N型阱WND的双阱构造。作为第3阱的N型阱WND设置在与N型阱WCD不同的基板SUB的表面区域(也就是控制存储单元阵列MCA的周边电路的形成区域)。2个电极层CP设置在N型阱WND上。其中一个电极层CP作为P型MOS晶体管的源极发挥功能，另一电极层CP作为P型MOS晶体管的漏极发挥功能。2个电极层CP分别连接于接触插塞CNT3、CNT4。2个电极层CP间的N型阱WND的区域为通道区域CHp。在通道区域CHp上，隔着栅极绝缘膜设置着栅极电极Gp。
图2E的N型MOS晶体管具备P型阱WPD及N+型电极层CN。N型MOS晶体管下方的阱构造成为包含基板SUB及P型阱WPD的构造。作为第3阱的P型阱WPD设置在与P型阱WCP不同的基板SUB的表面区域(也就是控制存储单元阵列MCA的周边电路的形成区域)。2个电极层CN设置在P型阱WPD上。其中一个电极层CN作为N型MOS晶体管的源极发挥功能，另一电极层CN作为N型MOS晶体管的漏极发挥功能。2个电极层CN分别连接于接触插塞CNT5、CNT6。2个电极层CN间的P型阱WPD的区域为通道区域CHn。在通道区域CHn上，隔着栅极绝缘膜设置着栅极电极Gn。
如此一来，根据本实施方式，第1ESD保护二极管30的第1二极管D1下方的阱构造与存储单元阵列MCA下方的阱构造几乎相同。也就是说，在本实施方式中，将第1ESD保护二极管30的第1二极管D1下方的阱构造设为与存储单元阵列MCA下方的阱构造几乎相同的三阱构造。
此处，P型阱WCP的杂质浓度低于设置着N型MOS晶体管的P型阱WPD的杂质浓度。原因在于为了抑制N型MOS晶体管的通道区域CHn中的穿透而将P型阱WPD的杂质浓度设定为高于P型阱WCP的杂质浓度。因此，假设于在第1二极管D1下方设置P型阱WPD而将阱构造设为图2E所示的双阱构造的情况下，第1二极管D1成为P型阱WPD与电极层CN的二极管。因为P型阱WPD的杂质浓度高于P型阱WCP，所以在对节点ND1(接触插塞CNT1)施加因ESD而产生的高电压的情况下，在P型阱WPD中延伸的空乏层小于在P型阱WCP中延伸的空乏层。因此，包含P型阱WPD的第1二极管D1的结电容(Cj)大于包含P型阱WCP的第1二极管D1。如果第1二极管D1的结电容(Cj)大，那么在正常动作中，当高频信号被传递至节点ND1时，会造成高频信号泄漏而导致作为高速接口的功能变差。也就是说，在使第1二极管D1下方的阱构造与N型MOS晶体管下方的阱构造(图2E所示的双阱构造)相同的情况下，可能会导致高频信号变差。另外，P型阱WPD的杂质浓度会影响周边电路的N型MOS晶体管的通道区域CHn的特性。因此，不易以适合ESD保护电路1的方式降低P型阱WPD的杂质浓度。
相对于此，根据本实施方式，第1ESD保护二极管30的第1二极管D1下方的阱构造与存储单元阵列MCA下方的阱构造(图2A所示的三阱构造)几乎相同。由此，第1二极管D1成为杂质浓度相对较低的P型阱WCP与电极层CN的二极管，而空乏层的延伸率增大。例如，P型阱WCP的杂质浓度比P型阱WPD的杂质浓度小0.5个数量级。因此，第1二极管D1的结电容(Cj)减小，在正常动作中不会妨碍高频信号，从而能够维持作为高速接口的功能。另外，因为无须改变P型阱WPD的杂质浓度，所以也不会影响周边电路的晶体管。如此一来，本实施方式中的ESD保护电路1不会影响内部电路的特性，且能够抑制高速接口的劣化并且使大电流流过。
另外，根据本实施方式，第1二极管D1下方的阱构造能够以与位于存储单元阵列MCA下方的阱构造共通的制造步骤形成。由此，无须因ESD保护电路1而追加制造步骤，从而能够抑制制造成本的增大。
图5是表示第1二极管D1的结电容(Cj)的图表。图表Ga是表示使用P型阱WPD的第1二极管D1的结电容(Cj)的图表。
图表Gb是表示使用P型阱WCP的第1二极管D1的结电容(Cj)的图表。可知，使用P型阱WCP的第1二极管D1的结电容(Cj)比使用P型阱WPD的第1二极管D1的结电容(Cj)低39.2％。因此，具有P型阱WCP的第1二极管D1即便为了增大电流驱动能力而增大布局面积，也能够维持作为高速接口的功能。也就是说，本实施方式中的ESD保护电路1适合作为针对高速接口用的VLV晶体管的ESD保护电路。
例如，为了保护800Mbps以上的高速接口所使用的VLV晶体管免受ESD影响，例如必须从包含GGMOS(Gate Ground MOS，栅极接地金属氧化物半导体)的ESD保护电路变更成包含RCTMOS(RC Trigger MOS)的ESD保护电路。在本实施方式中的ESD保护电路1包含RCTMOS的情况下，为了保护内部电路免受HBM(Human Body Model，人体模型)等的ESD影响，需要某种程度的电流驱动能力，从而必须增大第1及第2二极管D1、D2的布局面积。如果增大第1及第2二极管D1、D2的布局面积，那么结电容(Cj)会增大，所以会如上所述那样导致高速接口的特性变差。相对于此，本实施方式中的ESD保护电路1能够通过至少降低第1二极管D1的结电容(Cj)来缓和因第1二极管D1的布局面积的增大化而导致的结电容(Cj)的增大。由此，本实施方式中的ESD保护电路1能够抑制高速接口的特性的劣化，并且确保足以保护内部电路免受ESD影响的电流驱动能力。
(第2实施方式)
图6是表示第2实施方式中的第1二极管D1的构成例的剖视图。图6的截面与沿着图2B的3-3线的截面对应。
第2实施方式中的第1二极管D1还具备电连接于N型阱WCD的N型阱WND。第2实施方式中的ESD保护电路1的其它构成可以与第1实施方式中的ESD保护电路1的对应构成相同。
作为第4阱的N型阱WND与P型阱WCP及N型阱WCD相邻地设置。在N型阱WND上设置着N+型电极层CN。N+型电极层CN为了以低电阻将接触插塞CNT10与N型阱WND之间电连接而由高浓度的N型扩散层构成。在N+型电极层CN上设置着接触插塞CNT10。接触插塞CNT10经由N+型电极层CN与N型阱WND电连接。
通过对N型阱WND施加电压，能够对N型阱WCD赋予电位。由此，能够消除在N型阱WCD为电浮动状态的情况下产生的不良情况。另外，第2实施方式也能够获得第1实施方式的效果。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并无意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。

Claims (15)

1.一种半导体装置，具备：
第1导电型的半导体基板；
垫，设置在所述半导体基板上；
内部电路，设置在所述半导体基板上；以及
静电放电保护元件，设置在所述垫与所述内部电路之间，并且具备：第2导电型的第1阱，设置在所述半导体基板的表面区域；第1导电型的第2阱，在所述半导体基板的表面区域中设置在所述第1阱内；以及第2导电型的第1电极层，在所述半导体基板的表面区域中设置在所述第2阱内。
2.根据权利要求1所述的半导体装置，其中所述第2阱与所述第1电极层形成保护所述内部电路免受静电放电影响的第1二极管。
3.根据权利要求1所述的半导体装置，其还具备设置在所述第1及第2阱上的存储单元阵列。
4.根据权利要求2所述的半导体装置，其还具备设置在所述第1及第2阱上的存储单元阵列。
5.根据权利要求3所述的半导体装置，其中位于所述静电放电保护元件下方的所述第1及第2阱的构成与位于所述存储单元阵列下方的所述第1及第2阱几乎相同。
6.根据权利要求5所述的半导体装置，其中位于所述静电放电保护元件下方的所述第1及第2阱的深度方向的浓度分布与位于所述存储单元阵列下方的所述第1及第2阱的深度方向的浓度几乎相同。
7.根据权利要求1所述的半导体装置，其还具备：
第2导电型的第3阱，设置在与所述第1阱不同的所述半导体基板的表面区域；以及
至少1个晶体管，设置在所述第3阱上；且
所述第2阱的杂质浓度低于所述第3阱的杂质浓度。
8.根据权利要求2所述的半导体装置，其还具备：
第2导电型的第3阱，设置在与所述第1阱不同的所述半导体基板的表面区域；以及
至少1个晶体管，设置在所述第3阱上；且
所述第2阱的杂质浓度低于所述第3阱的杂质浓度。
9.根据权利要求3所述的半导体装置，其还具备：
第2导电型的第3阱，设置在与所述第1阱不同的所述半导体基板的表面区域；以及
至少1个晶体管，设置在所述第3阱上；且
所述第2阱的杂质浓度低于所述第3阱的杂质浓度。
10.根据权利要求1所述的半导体装置，其中所述第1电极层电连接于所述垫与所述内部电路之间的节点。
11.根据权利要求7所述的半导体装置，其还具备设置在所述第3阱上的第1导电型的第2电极层，且
所述第3阱与所述第2电极层形成保护所述内部电路免受静电放电影响的第2二极管。
12.根据权利要求10所述的半导体装置，其还具备设置在所述第3阱上的第1导电型的第2电极层，且
所述第3阱与所述第2电极层形成保护所述内部电路免受静电放电影响的第2二极管。
13.根据权利要求11所述的半导体装置，其中所述第2电极层电连接于所述垫与所述内部电路之间的节点。
14.根据权利要求1所述的半导体装置，其中所述第2阱为电浮动状态。
15.根据权利要求1所述的半导体装置，其还具备与所述第2阱电连接的第4阱，且
对所述第4阱施加电压。
CN201811004875.3A 2018-01-24 2018-08-30 半导体装置 Active CN110071102B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018010005A JP2019129230A (ja) 2018-01-24 2018-01-24 半導体装置
JP2018-010005 2018-01-24

Publications (2)

Publication Number Publication Date
CN110071102A true CN110071102A (zh) 2019-07-30
CN110071102B CN110071102B (zh) 2024-04-12

Family

ID=67298748

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811004875.3A Active CN110071102B (zh) 2018-01-24 2018-08-30 半导体装置

Country Status (4)

Country Link
US (1) US11018128B2 (zh)
JP (1) JP2019129230A (zh)
CN (1) CN110071102B (zh)
TW (1) TWI713191B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540070A (zh) * 2020-04-20 2021-10-22 长鑫存储技术有限公司 静电保护电路
CN115954355A (zh) * 2023-03-06 2023-04-11 合肥晶合集成电路股份有限公司 半导体器件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021101241A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzschaltung für elektrostatische entladung (esd) und verfahren zum betreiben derselben
US11626719B2 (en) 2020-03-31 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuit and method of operating the same
JP2022135584A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置
JP2023043704A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079110A1 (en) * 2006-09-28 2008-04-03 Sanyo Electric Co., Ltd. Semiconductor device
CN102157519A (zh) * 2011-01-28 2011-08-17 上海宏力半导体制造有限公司 硅控整流器
US20130026576A1 (en) * 2011-07-29 2013-01-31 Stockinger Michael A Combined Output Buffer and ESD Diode Device
CN103413807A (zh) * 2013-07-15 2013-11-27 常州子睦半导体有限公司 低电容单向瞬态电压抑制器
US20140264623A1 (en) * 2013-03-14 2014-09-18 Texas Instruments Incorporated Transistor with deep nwell implanted through the gate
US9450402B1 (en) * 2013-05-28 2016-09-20 Altera Corporation Electrostatic discharge protection circuitry with reduced capacitance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575185A (ja) 1991-09-13 1993-03-26 Mitsubishi Electric Corp レーザ装置
JP3983067B2 (ja) 2001-03-19 2007-09-26 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の静電保護回路
TWI258838B (en) * 2004-04-23 2006-07-21 Nec Electronics Corp Electrostatic protection device
KR102016986B1 (ko) * 2013-01-25 2019-09-02 삼성전자주식회사 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로
JP6537892B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079110A1 (en) * 2006-09-28 2008-04-03 Sanyo Electric Co., Ltd. Semiconductor device
CN102157519A (zh) * 2011-01-28 2011-08-17 上海宏力半导体制造有限公司 硅控整流器
US20130026576A1 (en) * 2011-07-29 2013-01-31 Stockinger Michael A Combined Output Buffer and ESD Diode Device
US20140264623A1 (en) * 2013-03-14 2014-09-18 Texas Instruments Incorporated Transistor with deep nwell implanted through the gate
US9450402B1 (en) * 2013-05-28 2016-09-20 Altera Corporation Electrostatic discharge protection circuitry with reduced capacitance
CN103413807A (zh) * 2013-07-15 2013-11-27 常州子睦半导体有限公司 低电容单向瞬态电压抑制器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540070A (zh) * 2020-04-20 2021-10-22 长鑫存储技术有限公司 静电保护电路
WO2021213024A1 (zh) * 2020-04-20 2021-10-28 长鑫存储技术有限公司 静电保护电路
US11699697B2 (en) 2020-04-20 2023-07-11 Changxin Memory Technologies, Inc. Electrostatic protection circuit
CN113540070B (zh) * 2020-04-20 2023-12-12 长鑫存储技术有限公司 静电保护电路
CN115954355A (zh) * 2023-03-06 2023-04-11 合肥晶合集成电路股份有限公司 半导体器件
CN115954355B (zh) * 2023-03-06 2023-06-09 合肥晶合集成电路股份有限公司 半导体器件

Also Published As

Publication number Publication date
CN110071102B (zh) 2024-04-12
US20190229112A1 (en) 2019-07-25
TWI713191B (zh) 2020-12-11
JP2019129230A (ja) 2019-08-01
TW201939709A (zh) 2019-10-01
US11018128B2 (en) 2021-05-25

Similar Documents

Publication Publication Date Title
CN110071102A (zh) 半导体装置
US9000481B2 (en) Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US10096589B2 (en) Fin ESD protection diode and fabrication method thereof
US6329692B1 (en) Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges
CN108987385B (zh) 包括静电释放保护电路的半导体集成电路设备
US8390096B2 (en) Adjustable holding voltage ESD protection device
CN101630673B (zh) 静电放电保护电路
CN104576638B (zh) Esd保护器件
JP5968548B2 (ja) 半導体装置
KR102361141B1 (ko) 정전기 방전 보호용 반도체 소자
US20120212992A1 (en) Semiconductor device and operation method thereof
JP4320038B2 (ja) 半導体集積回路
US8611129B2 (en) Semiconductor device and operation method thereof
KR100366599B1 (ko) 플래시이피롬어레이에저저항피-웰을제공하는고에너지매몰층임플란트
US8664726B2 (en) Electrostatic discharge (ESD) protection device, method of fabricating the device, and electronic apparatus including the device
TW201419489A (zh) 靜電放電裝置及其製造方法
CN110085583A (zh) 半导体器件和操作方法
CN102315217B (zh) 多指条形ggnmos、静电保护电路
CN107293537B (zh) 静电放电保护装置、存储器元件及静电放电保护方法
CN111710673B (zh) 一种具有闩锁免疫特性的ep-lvtscr器件
US8592910B2 (en) Semiconductor body with a protective structure and method for manufacturing the same
KR100996183B1 (ko) 정전기 방전 장치
CN112447703A (zh) 静电放电防护元件
CN105097787B (zh) 半导体器件
CN110581127A (zh) 包括静电放电保护电路的半导体集成电路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220315

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant