CN110047834A - 存储器元件以及其操作方法 - Google Patents

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Abstract

本发明公开一种存储器元件以及其操作方法，该存储器元件包含第一区域，其中有多个氧化半导体静态随机存取存储器(OSSRAM)沿着第一方向排列，且各该OSSRAM包含有静态随机存取存储器(SRAM)以及至少一氧化半导体动态随机存取存储器(DOSRAM)，该DOSRAM与该SRAM相连，其中各该DOSRAM都包含有氧化半导体栅极(OSG)，各氧化半导体栅极沿着第二方向延伸，该第二方向与该第一方向互相垂直，以及氧化半导体通道区沿着该第一方向延伸，氧化半导体栅极连接线沿着该第一方向延伸，连接各该氧化半导体栅极，以及字符线、Vcc连接线以及Vss连接线，都沿着该第一方向延伸，并且与各OSSRAM中的各SRAM相连。

Description

存储器元件以及其操作方法
技术领域
本发明涉及半导体制作工艺领域，尤其是涉及一种存储器元件以及其操作方法。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell,MC)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cache memory)等的应用。
发明内容
本发明提供一种存储器元件，包含一第一区域，该第一区域内包含有多个氧化半导体静态随机存取存储器(OSSRAM)沿着一第一方向排列，且各该OSSRAM包含有一静态随机存取存储器(SRAM)以及至少一氧化半导体动态随机存取存储器(DOSRAM)，该DOSRAM与该SRAM相连，其中各该DOSRAM都包含有一氧化半导体栅极(OSG)，各氧化半导体栅极沿着一第二方向延伸，该第二方向与该第一方向互相垂直，以及一氧化半导体通道区，沿着该第一方向延伸，一氧化半导体栅极连接线，沿着该第一方向延伸，连接各该氧化半导体栅极(OSG)，以及一字符线、一Vcc连接线以及一Vss连接线，都沿着该第一方向延伸，并且与各OSSRAM中的各SRAM相连。
本发明提供一种存储器元件的操作方法，首先提供一存储器元件，该存储器元件包含一第一区域，该第一区域内包含有多个氧化半导体静态随机存取存储器(DOSRAM)沿着一第一方向排列，且各该OSSRAM包含有一静态随机存取存储器(SRAM)以及至少一氧化半导体动态随机存取存储器(DOSRAM)，该DOSRAM与该SRAM相连，各该DOSRAM中存储有一电位数值，其中各该DOSRAM都包含有一氧化半导体栅极(OSG)，各氧化栅极沿着一第二方向延伸，该第二方向与该第一方向互相垂直，以及一氧化半导体通道区，沿着该第一方向延伸，一氧化半导体栅极连接线，通过该第一区域，并且沿着该第一方向延伸，连接各该OSG，一字符线、一Vcc连接线以及一Vss连接线，都沿着该第一方向延伸，并且与各OSSRAM中的各SRAM相连，一第二区域，与该第一区域相互平行排列，该第二区域内包含有多个第二氧化半导体静态随机存取存储器(第二OSSRAM)沿着该第一方向排列，且各该第二OSSRAM包含有一第二静态随机存取存储器(第二SRAM)以及至少一第二氧化半导体动态随机存取存储器(第二DOSRAM)，该第二DOSRAM与该第二SRAM相连，各该第二DOSRAM中存储有一第二电位数值，其中各该第二DOSRAM都包含有一第二氧化半导体栅极(第二OSG)，各第二氧化栅极沿着该第二方向延伸，以及一第二氧化半导体通道区，沿着该第一方向延伸，一第二氧化半导体栅极连接线，通过该第二区域，并且沿着该第一方向延伸，连接各该第二OSG，一第二字符线、一第二Vcc连接线以及一第二Vss连接线，都沿着该第一方向延伸，并且与各第二OSSRAM中的各第二SRAM相连。接下来，操作该第一区域内的该字符线与该氧化半导体栅极连接线，并且读取该第一区域内所有该OSSRAM中的该DOSRAM所存储的各电位数值，在操作该第一区域内的该字符线与该氧化半导体栅极连接线之后，操作该第二区域内的该第二字符线与该第二氧化半导体栅极连接线，并且读取该第二区域内所有该第二OSSRAM中的该第二DOSRAM所存储的各第二电位数值。
本发明提供一种氧化半导体静态随机存取存储器(OSSRAM)的布局图案，其包含有一静态随机存取存储器(SRAM)连接至少一氧化半导体动态随机存取存储器(DOSRAM)。本发明的特征在于，DOSRAM中的OS通道区与SRAM中的字符线、Vcc连接线、Vss连接线相互平行。如此一来SRAM与DOSRAM两者之间堆叠的面积较多，进而减少的存储器元件面积。此外，如此配置可以一次操作单列或是多列的OSSRAM，通过分段读取各OSSRAM的存储数值，可以控制系统损耗电流在一额定范围内。
附图说明
图1为本发明第一优选实施例中，一六晶体管静态随机存取存储器(six-devicestatic random access memory SRAM，6T-SRAM)连接两氧化半导体动态随机存取存储器(oxide semiconductor dynamic random access memory，DOSRAM)电路所组成一氧化半导体静态随机存取存储器(oxide semiconductor static random access memory，OSSRAM)的电路图；
图2A为本发明一实施例中6T-SRAM存储单元与DOSRAM的堆叠情形的示意图；
图2B为本发明另一实施例中6T-SRAM存储单元与DOSRAM的堆叠情形的示意图；
图3为本发明多个OSSRAM组成的阵列的示意图；
图4A、图4B与图4C分别为本发明不同DOSRAM单元的布局示意图；
图5为本发明另一优选实施例的6T-SRAM存储单元与DOSRAM单元堆叠的布局示意图。
符号说明
10 六晶体管静态随机存取存储单元(6T-SRAM存储单元)
PL1 第一上拉晶体管
PD1 第一下拉晶体管
PL2 第二上拉晶体管
PD2 第二下拉晶体管
PG1 第一存取晶体管
PG2 第二存取晶体管
WL 字符线
BL1 位线
BL2 位线
Vcc 电压源
Vss 电压源
24 存储节点
24A 存储节点连接件
26 存储节点
26A 存储节点连接件
30 氧化半导体动态随机存取存储器(DOSRAM)
32 氧化半导体场效晶体管(OSFET)
34 电容结构
36 氧化半导体栅极(OSG)
38 氧化半导体通道区
40 氧化半导体栅极连接线(OSG连接线)
40A 氧化半导体栅极连接线(OSG连接线)
40B 氧化半导体栅极连接线(OSG连接线)
40C 氧化半导体栅极连接线(OSG连接线)
100 氧化半导体静态随机存取存储器(OSSRAM)
102 Vcc连接线
104 Vss连接线
110a 第一列
110b 第二列
110c 第三列
110n 第N列
112 Vcc连接件
120 间隔区
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1，图1为本发明第一优选实施例中，一六晶体管静态随机存取存储器(six-device static random access memory SRAM，6T-SRAM)连接两氧化半导体动态随机存取存储器(oxide semiconductor dynamic random access memory，DOSRAM)电路所组成一氧化半导体静态随机存取存储器(oxide semiconductor static random accessmemory，OSSRAM)的电路图。简单来说，本发明提出一种存储器单元，该存储器单元是由一个静态随机存取存储器(SRAM)与两个动态随机存取存储器(DRAM)相连，其中由于DRAM包含有氧化半导体材质当作通道材料，因此所形成的存储器元件具有氧化半导体材质的DRAM，以及SRAM，两者结合简称为氧化半导体静态随机存取存储器(oxide semiconductor staticrandom access memory，OSSRAM)。其中静态随机存取存储单元包含一六晶体管静态随机存取存储单元(six-device SRAM,6T-SRAM)。但值得注意的是，在本发明的其他实施例中，静态随机存取存储单元不以6T-SRAM为限，其可能包含有8T-SRAM、10T-SRAM或是更多晶体管组成的静态随机存取存储单元。以下仍以6T-SRAM为例说明。
请参考图1，在本实施例中，包含有一氧化半导体静态随机存取存储器(OSSRAM)100，包含有一6T-SRAM存储单元10以及两氧化半导体动态随机存取存储器(DOSRAM)30。6T-SRAM存储单元10较佳由一第一上拉晶体管(Pull-Up transistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(pass gate transistor)PG1和一第二存取晶体管PG2构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其也可以一般的电阻来取代作为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-device SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，6T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1、第二存取晶体管PG2则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反向器(inverter)，且这两者所构成的串接电路两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反向器，而这两者所构成的串接电路两端点也分别耦接于电压源Vcc与电压源Vss。上述两反向器互相耦合以存储数据。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)、及第一下拉晶体管PD1、第一上拉晶体管PL1的漏极(Drain)和第一存取晶体管PG1的源极(Source)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极、及第二下拉晶体管PD2、第二上拉晶体管PL2的漏极(Drain)和第二存取晶体管PG2的源极。至于第一存取晶体管PG1和第二存取晶体管PG2的栅极则分别耦接至字符线(Word Line)WL，而第一存取晶体管PG1和第二存取晶体管PG2的漏极(Drain)则分别耦接至相对应的位线(Bit Line)BL1与BL2。
此外，两氧化半导体动态随机存取存储器(DOSRAM)30分别与6T-SRAM存储单元10的存储节点24与存储节点26连接。其中DOSRAM 30各自包含有一氧化半导体场效晶体管(oxide semiconductor field effect transistor，OSFET)32以及电容结构34。此外，在本发明的其他实施例中，也可仅包含一个DOSRAM 30，与6T-SRAM存储单元10的存储节点24或存储节点26连接，也属于本发明的涵盖范围内。
在实际制作上，DOSRAM 30较佳制作于6T-SRAM存储单元10的上层结构。也就是说先完成6T-SRAM存储单元10之后，才进行DOSRAM 30的制作。由于DOSRAM 30堆叠于6T-SRAM存储单元10上，两者的重叠面积较大，可以减少整体存储器元件的面积。更详细而言，请参考图2A，其为本发明一实施例中6T-SRAM存储单元与DOSRAM的堆叠情形。其中左半部绘示电路图的堆叠情形，右半部则绘示对应的布局图。首先，为了简化图示，各DOSRAM 30仅绘出OSFET 32的栅极与通道区，分别为氧化半导体栅极(oxide semiconductor gate，OSG)36以及氧化半导体通道区(oxide semiconductor channel，OS通道区)38，其中OSG 36较佳与OS通道区38相互垂直。另外，OS通道区38采用氧化半导体材质所制作，例如铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)，但不限于此。而6T-SRAM存储单元10则简单表示出字符线WL、位线BL1、位线BL2、存储节点连接件24A(与存储节点24连接)与存储节点连接件26A(与存储节点26连接)的位置。如图2A所示，6T-SRAM存储单元10的布局图案呈长方形，其中长边与字符线WL的延伸方向平行。至于DOSRAM 30的布局图案也呈现长方形，其中长边与OS通道区38的延伸方向平行。此时若是如图2A所示，将两DOSRAM的长边与6T-SRAM存储单元10的长边设置成相互平行，也就是说OS通道区38的方向与字符线WL的方向平行，可以得到较多的重叠面积，进而减少整体存储器元件的面积。
另一方面，如图2B所示，其为本发明另一实施例中6T-SRAM存储单元与DOSRAM的堆叠情形。若OS通道区38的方向与字符线WL的方向并非平行，举例来说，设置为互相垂直，则DOSRAM 30与6T-SRAM存储单元10的重叠面积较小，较不利于缩减整体存储器元件的面积。
因此，为了减少本发明的存储器元件的面积，较佳而言在本发明布局图案中，若6T-SRAM存储单元10的字符线WL沿着一第一方向(例如为X轴)设置，那么氧化半导体通道区38也应该沿着第一方向设置，同时氧化半导体栅极36应沿着一第二方向(例如为Y轴)设置。其中第一方向与第二方向互相垂直。
图3为本发明多个OSSRAM 100组成的阵列。其中OSSRAM 100包含位于下层的6T-SRAM存储单元10以及位于上层的DOSRAM 30。其中为了简化图示，位于下层的6T-SRAM存储单元10仅绘出字符线WL、Vcc连接线102以及Vss连接线104。每一条WL都通过多个沿着第一方向(X轴)排列的6T-SRAM存储单元10，此处的Vcc连接线102连接于上述电压源Vcc与各6T-SRAM存储单元10，Vss连接线104连接于上述电压源Vss与各6T-SRAM存储单元10。同样地，Vcc连接线102与Vss连接线104也都通过多个沿着第一方向排列的6T-SRAM存储单元10。
为了简化图示，位于上层的DOSRAM 30也仅绘出OSG 36、OS通道区38以及一连接各OSG 36的氧化半导体连接线(OSG连接线)40。其中如上所述，为了减少整体存储器元件的面积，各OSG 36应朝向第二方向(Y轴)排列，因此各OS通道区38朝向第一方向排列，而OSG连接线40则连接各个OSG 36，并且沿着第一方向排列。因此，本发明中，OSG连接线40、字符线WL、Vcc连接线102与Vss连接线104都沿着第一方向排列。也就是说，上述各元件都同时连接沿着第一方向排列的同一列的所有OSSRAM 100。
在实际操作存储器元件的过程中，为了同时读取多个元件所存储的数值，例如同时读取第一方向上同一列所有OSSRAM 100的数值，操作上述的OSG连接线40、字符线WL、Vcc连接线102与Vss连接线104，即可同时读取或是回复位于同一列上的所有OSSRAM 100。如此一来，可以加快存储器元件读取的速度。
另外，本发明所读取OSSRAM 100的数值，是以列为单位。也就是说一次操作流程中会读取一整列的所有OSSRAM 100的数值。举例来说，图3中由OSSRAM 100组成的阵列包含有第一列110a、第二列110b、第三列110c….直至第N列110n。每一列都包含有多个沿着第一方向排列的OSSRAM 100，其中每一个OSSRAM 100都存储有各自的电位数值。另外沿着第一方向排列的OSG连接线40、字符线WL、Vcc连接线102与Vss连接线104也会通过该列。当操作第一列的OSG连接线40与字符线WL，并且读取第一列中各OSSRAM 100所存储的电位数值时，不操作其他列的OSG连接线与字符线。当第一列所有的OSSRAM 100的数值读取完成后，再继续进行第二列OSSRAM 100数值的读取步骤，读取第二列的各OSSRAM的电位数值，之后依序进行第三列直至第N列的数值读取。也就是说，要读取阵列中所有OSSRAM 100所存储的数值，需要进行多次的读取步骤。每一次读取步骤至少包含操作该列的OSG连接线40、字符线WL。
此外，关于如何控制OSG连接线与字符线以读取OSSRAM的数值的方法，属于本领域已知技术。例如可以参考美国专利号US 9,385,713的专利，在此不多加赘述。
本发明与现有技术不同之处在于对于一阵列的OSSRAM 100进行分次读取。根据申请人实验，每一次读取的OSSRAM 100数量愈多，系统在读取时所需要损耗的电流能量就愈多。因此若一次读取过多的OSSRAM 100，则可能会在读取的过程中产生太多能量耗损。因此本发明对于同一阵列的OSSRAM 100进行分次读取，可以降低每次读取系统的能量损耗。
下文将针对本发明的存储器元件的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
如图4A、图4B与图4C所示，其分别为本发明不同DOSRAM单元的布局示意图。同样地，为了简化图示，各DOSRAM单元仅绘出OSG 36、OS通道区38、OSG连接线与相对的字符线WL位置。其余元件包含6T-SRAM存储单元未被绘示于图上。如图4A所示，OS通道区38沿着第一方向排列，两个OSG 36分别横跨两个OSG通道区38，沿着第二方向排列。另外OSG连接线40A位于OS通道区38的一侧(例如正Y方向)，连接两个OSG 36，并沿着第一方向排列。
在另外一实施例中，如图4B所示，部分的OSG连接线40B位于OS通道区38的一侧(例如正Y方向)，其余部分的则是位于OS通道区38的另一侧(例如负Y方向)，OSG连接线40B也沿着第一方向排列。
在另外一实施例中，如图4C所示，包含有两条字符线WL以及四组DOSRAM单元，每一组DOSRAM包含有一OSG 36横跨于一OS通道区。OSG连接线40C沿着第一方向排列，位于两条字符线WL之间，且连接位于两侧共四个OSG 36。也就是说本实施中两列DOSRAM共用同一OSG连接线40C。
如图5所示，其为本发明另一优选实施例的6T-SRAM存储单元与DOSRAM单元堆叠的布局示意图。为了简化图示，本实施例中关于6T-SRAM存储单元的部分仅绘出Vcc连接线102、字符线WL以及一连接SRAM与Vcc连接线102的Vcc连接件112。其中Vcc连接件112例如为一接触结构，与6T-SRAM存储单元连接，并且与Vcc连接线102连接。本实施例的特征在于，不同列的OSSRAM之间，更加入有间隔区。更详细而言，本实施例中第一列110a与第二列110b之间，包含有间隔区120，间隔区120也沿着第一方向(X轴)排列。其中间隔区120用以电性隔离第一列的OSSRAM与第二列的OSSRAM，此外，在本实施例中，部分的元件可以容纳于间隔区120内，举例来说，OSG连接线40与Vcc连接线102设置在间隔区120内。也就是说，虽然Vcc连接件112设置在第一列110a的范围内，但是Vcc连接线102却不需要设置在第一列110a的范围内。因此可以减少第一列110a内包含的元件数量，进而减小其范围面积。同样地，Vss连接线(图未示)也可以设置在间隔区120内。
综上所述，本发明提供一种氧化半导体静态随机存取存储器(OSSRAM)的布局图案，其包含有一静态随机存取存储器(SRAM)连接至少一氧化半导体动态随机存取存储器(DOSRAM)。本发明的特征在于，DOSRAM中的OS通道区与SRAM中的字符线、Vcc连接线、Vss连接线相互平行。如此一来SRAM与DOSRAM两者之间堆叠的面积较多，进而减少的存储器元件面积。此外，如此配置可以一次操作单列或是多列的OSSRAM，通过分段读取各OSSRAM的存储数值，可以控制系统损耗电流在一额定范围内。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种存储器元件，其特征在于，包含:
第一区域，该第一区域内包含有多个氧化半导体静态随机存取存储器沿着一第一方向排列，且各该氧化半导体静态随机存取存储器包含有静态随机存取存储器以及至少一氧化半导体动态随机存取存储器，该至少一氧化半导体动态随机存取存储器与该静态随机存取存储器相连，其中各该氧化半导体动态随机存取存储器都包含有氧化半导体栅极，各氧化半导体栅极沿着一第二方向延伸，该第二方向与该第一方向互相垂直，以及氧化半导体通道区，沿着该第一方向延伸；
氧化半导体栅极连接线，沿着该第一方向延伸，连接各该氧化半导体栅极；以及
字符线、Vcc连接线以及Vss连接线，都沿着该第一方向延伸，并且与各氧化半导体静态随机存取存储器中的各静态随机存取存储器相连。
2.如权利要求1所述的存储器元件，其中该氧化半导体动态随机存取存储器包含有氧化半导体场效晶体管以及电容，其中该氧化半导体栅极为该氧化半导体场效晶体管的一栅极。
3.如权利要求2所述的存储器元件，其中该氧化半导体场效晶体管与该静态随机存取存储器位于不同层结构中，且该氧化半导体场效晶体管位于该静态随机存取存储器的上方。
4.如权利要求1所述的存储器元件，其中该氧化半导体栅极横跨于该氧化半导体通道区上方。
5.如权利要求1所述的存储器元件，其中该氧化半导体通道区的材质包含铟镓锌氧化物。
6.如权利要求1所述的存储器元件，还包含有第二区域，与该第一区域相互平行排列，且该第二区域内包含有:
多个第二氧化半导体静态随机存取存储器沿着该第一方向排列，且各该第二氧化半导体静态随机存取存储器包含有第二静态随机存取存储器以及至少一第二氧化半导体动态随机存取存储器；以及
第二字符线、第二Vcc连接线以及第二Vss连接线，沿着该第一方向延伸，并且与各第二氧化半导体静态随机存取存储器中的各第二静态随机存取存储器相连。
7.如权利要求6所述的存储器元件，其中该第二氧化半导体动态随机存取存储器与该第二静态随机存取存储器相连，其中各该第二氧化半导体动态随机存取存储器都包含有第二氧化半导体栅极，各第二氧化半导体栅极沿着该第二方向延伸，以及第二氧化半导体通道区，沿着该第一方向延伸。
8.如权利要求7所述的存储器元件，该第二区域内还包含有第二氧化半导体栅极连接线，沿着该第一方向延伸，连接各该第二氧化半导体栅极。
9.如权利要求6所述的存储器元件，还包含有间隔区，位于该第一区域以及该第二区域之间，其中该间隔区沿着该第一方向延伸。
10.如权利要求9所述的存储器元件，其中该氧化半导体栅极连接线位于该第一区域内或位于该间隔区内。
11.如权利要求9所述的存储器元件，其中该Vcc连接线位于该第一区域内或位于该间隔区内。
12.如权利要求1所述的存储器元件，其中该第一区域内还包含有多个Vcc接触结构，连接该Vcc连接线以及该静态随机存取存储器，其中各该Vcc接触结构不位于该间隔区内。
13.如权利要求1所述的存储器元件，其中该静态随机存取存储器包含有六晶体管静态随机存取存储器。
14.一种存储器元件的操作方法，其特征在于，包含:
提供一存储器元件，该存储器元件包含:
第一区域，该第一区域内包含有多个氧化半导体静态随机存取存储器沿着一第一方向排列，且各该氧化半导体静态随机存取存储器包含有静态随机存取存储器以及至少一氧化半导体动态随机存取存储器，该至少一氧化半导体动态随机存取存储器与该静态随机存取存储器相连，各该氧化半导体动态随机存取存储器中存储有一电位数值，其中各该氧化半导体动态随机存取存储器都包含有氧化半导体栅极，各氧化栅极沿着一第二方向延伸，该第二方向与该第一方向互相垂直，以及氧化半导体通道区，沿着该第一方向延伸；
氧化半导体栅极连接线，通过该第一区域，并且沿着该第一方向延伸，连接各该氧化半导体栅极；
字符线、Vcc连接线以及Vss连接线，都沿着该第一方向延伸，并且与各氧化半导体静态随机存取存储器中的各静态随机存取存储器相连；
第二区域，与该第一区域相互平行排列，该第二区域内包含有多个第二氧化半导体静态随机存取存储器沿着该第一方向排列，且各该第二氧化半导体静态随机存取存储器包含有第二静态随机存取存储器以及至少一第二氧化半导体动态随机存取存储器，该第二氧化半导体动态随机存取存储器与该第二静态随机存取存储器相连，各该第二氧化半导体动态随机存取存储器中存储有一第二电位数值，其中各该第二氧化半导体动态随机存取存储器都包含有第二氧化半导体栅极，各第二氧化栅极沿着该第二方向延伸，以及第二氧化半导体通道区，沿着该第一方向延伸；
第二氧化半导体栅极连接线，通过该第二区域，并且沿着该第一方向延伸，连接各该第二氧化半导体栅极；
第二字符线、第二Vcc连接线以及第二Vss连接线，都沿着该第一方向延伸，并且与各第二氧化半导体静态随机存取存储器中的各第二SRAM相连；
操作该第一区域内的该字符线与该氧化半导体栅极连接线，并且读取该第一区域内所有该氧化半导体静态随机存取存储器中的该氧化半导体动态随机存取存储器所存储的各电位数值；以及
在操作该第一区域内的该字符线与该氧化半导体栅极连接线之后，操作该第二区域内的该第二字符线与该第二氧化半导体栅极连接线，并且读取该第二区域内所有该第二氧化半导体静态随机存取存储器中的该第二氧化半导体动态随机存取存储器所存储的各第二电位数值。
15.如权利要求14所述的操作方法，其中该第一区域内的该字符线与该氧化半导体栅极连接线被操作时，该第二区域内的该第二字符线与该第二氧化半导体栅极连接线并未被操作。
16.如权利要求14所述的操作方法，其中该氧化半导体动态随机存取存储器包含有氧化半导体场效晶体管以及电容，其中该氧化半导体栅极为该氧化半导体场效晶体管的一栅极。
17.如权利要求16所述的操作方法，该氧化半导体场效晶体管与该静态随机存取存储器位于不同层结构中，且该氧化半导体场效晶体管位于该静态随机存取存储器的上方。
18.如权利要求14所述的操作方法，其中该氧化半导体栅极横跨于该氧化半导体通道区上方。
19.如权利要求14所述的操作方法，其中该氧化半导体通道区的材质包含铟镓锌氧化物。
20.如权利要求14所述的操作方法，还包含有间隔区，位于该第一区域以及该第二区域之间，其中该间隔区沿着该第一方向延伸。
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