CN110047801A - 阵列基板制备方法及阵列基板 - Google Patents

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Abstract

本发明提供一种阵列基板制备方法及阵列基板,通过将承载衬底基板的第一电极的温度调节为预设温度,在利用工艺气体刻蚀金属膜层的过程中,小部分光刻胶层融化、剥落,在金属膜层未被光刻胶层覆盖的区域,刻蚀形成的凹陷部的侧壁形成保护层,保护层可以在刻蚀过程中保证已形成的凹陷部的侧壁不会被继续刻蚀,且在刻蚀过程中,将第一电极的温度保持在预设温度,使得保护层不会快速灰化。这样,在刻蚀完成后,金属走线的线宽大于刻蚀前预留的用于涂覆光刻胶的区域的宽度,因此,可以减小曝光后的光刻胶层的线宽,相应增加金属走线的线间距,从而避免短路的发生,同时刻蚀后的金属走线的线宽也可以满足设计要求。

Description

阵列基板制备方法及阵列基板
技术领域
本发明涉及显示技术领域,具体涉及一种阵列基板制备方法及阵列基板。
背景技术
随着显示技术的发展,显示器件分辨率越来越高,薄膜晶体管的尺寸越来越小,在保证线宽一定的情况下,线间距会越来越小。由于曝光机解像力限制,线间距减小到一定程度时,会造成线间距位置的光刻胶曝光不完全,显影后存在光刻胶残留,金属走线刻蚀不充分,容易发生短路,引发点线不良。如果为了保证线间距足够大,相应的,曝光后的光刻胶的线宽较小,若采用常规刻蚀方法,刻蚀后的金属走线的线宽会小于曝光后的光刻胶的线宽,这样,刻蚀后的金属走线的线宽就无法满足设计要求。
发明内容
本发明针对现有技术中存在的上述不足,提供一种阵列基板制备方法即阵列基板,用以至少部分解决曝光后的光刻胶的线宽与金属走线线间距无法兼顾的问题。
本发明为解决上述技术问题,采用如下技术方案:
本发明提供一种阵列基板制备方法,所述方法包括:
将反应腔室内的第一电极的温度调节至能够减缓光刻胶灰化速度的预设温度;
将依次形成有金属膜层和光刻胶层的衬底基板放置在所述第一电极上,其中,所述衬底基板邻近所述第一电极;
利用工艺气体刻蚀所述金属膜层未被所述光刻胶层覆盖的区域,在刻蚀过程中,将所述第一电极的温度保持在所述预设温度,用以在所述金属膜层刻蚀形成的凹陷部的侧壁形成用于保护所述金属膜层的保护层。
优选的,所述预设温度为20-50℃。
优选的,所述工艺气体为不与C、N、O元素发生反应的气体。
优选的,所述工艺气体包括第一气体和/或第二气体。
优选的,所述利用工艺气体刻蚀所述金属膜层,具体包括:向所述第一电极加载第一功率,向所述反应腔室内的第二电极加载第二功率,在预设时长内向所述反应腔室内以预设流量通入第一气体和/或第二气体,并保持所述反应腔室内的压力为预设压力。
优选的,所述第一功率为0-25000W,所述第二功率为5000-25000W;所述预设时长为20-120s,所述预设流量为500-10000sccm,所述预设压力为5-200mT。
优选的,所述第一气体为Cl2,所述第二气体为BCl3
进一步的,在所述金属膜层未被所述光刻胶层覆盖的区域刻蚀完成之后,所述方法还包括:
向所述反应腔室中通入第三气体,用以利用所述第三气体去除所述保护层和所述光刻胶层。
本发明还提供一种阵列基板,包括衬底基板和形成在所述衬底基板上的金属走线,所述金属走线的线宽大于刻蚀前预留的用于涂覆光刻胶的区域的宽度。
优选的,所述金属走线垂直于所述衬底基板的截面呈梯形,且所述梯形邻近所述衬底基板的底边大于远离所述衬底基板的底边。
附图说明
图1为本发明实施例的阵列基板制备流程示意图;
图2a-图2c为本发明实施例的工艺原理示意图;
图3为本发明另一实施例的阵列基板制备流程示意图;
图4为本发明实施例提供的阵列基板的结构示意图。
图例说明:
1、衬底基板 2、金属膜层 3、光刻胶层
4、第一电极 5、保护层 21、凹陷部
22、金属走线
具体实施方式
下面将结合本发明中的附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
以下结合图1和图2a-图2c,详细说明本发明的阵列基板制备方法。如图1示,本发明提供一种阵列基板制备方法,所述方法包括以下步骤:
步骤11,将反应腔室内的第一电极的温度调节至能够减缓光刻胶灰化速度的预设温度。
具体的,利用等离子体设备采用CVD(Chemical Vapor Deposition,化学气相沉积)法制备阵列基板,等离子体设备包括反应腔室,反应腔室内设置有第一电极4和第二电极,在本发明实施例中,第一电极4为下电极,用于承载待制备的衬底基板,第二电极为上电极,通常为反应腔室的顶盖。
在开始反应之前,先将第一电极4的温度调节至预设温度,优选的,预设温度为20-50℃。
步骤12,将依次形成有金属膜层和光刻胶层的衬底基板放置在第一电极上,其中,衬底基板邻近第一电极。
具体的,结合图2a所示,事先在衬底基板1上形成金属膜层2,并在金属膜层2上涂覆光刻胶层3,其中,金属膜层2的材料不限,可以包括Ti、Al、Ti、Mo。光刻胶层3具有光刻图案,光刻图案包括覆盖金属膜层2的区域和未覆盖金属膜层2的区域。以正性光刻胶为例,其中,覆盖金属膜层2的区域即为待形成的金属走线的区域,未覆盖金属膜层2的区域即为将要被刻蚀掉的区域。
将已形成金属膜层2和光刻胶层3的衬底基板1传输至反应腔室内,并放置在第一电极4上,其中,衬底基板1邻近第一电极4。也就是说,光刻胶层3朝向第二电极(图2中未绘示)的方向,即光刻胶层3朝上。
步骤13,利用工艺气体刻蚀金属膜层未被光刻胶层覆盖的区域,在刻蚀过程中,将第一电极的温度保持在预设温度,用以在金属膜层刻蚀形成的凹陷部的侧壁形成用于保护金属膜层的保护层。
第一电极4和第二电极之间可以形成电场,工艺气体在电场的作用下生成等离子体(图2a-图2c中箭头所示),利用等离子体轰击衬底基板1以刻蚀金属膜层2。
由于光刻胶的主要成分为光敏有机物,为了避免工艺气体形成的等离子体与光刻胶发生化学反应,优选的,工艺气体可以选用不与C、N、O元素发生反应的气体。
工艺气体可以为一种气体,也可以为两种气体,即工艺气体包括第一气体和/或第二气体。优选的,第一气体为Cl2,第二气体为BCl3
具体的,所述利用工艺气体刻蚀金属膜层,具体包括:向第一电极4加载第一功率,向第二电极加载第二功率,在预设时长内向反应腔室内以预设流量通入第一气体和/或第二气体,并保持反应腔室内的压力为预设压力。优选的,第一功率为0-25000W,第二功率为5000-25000W;预设时长为20-120s,预设流量为500-10000sccm,预设压力为5-200mT。
如图2b所示,在刻蚀过程中,金属膜层2未被光刻胶层3覆盖的区域形成凹陷部21,随着刻蚀的进行,凹陷部21的深度逐渐增大。而且,随着刻蚀的进行,小部分光刻胶层3逐渐融化、剥落,在凹陷部21的侧壁形成保护层5,保护层5能够在刻蚀过程中保护凹陷部21的侧壁位置的金属膜层2不被刻蚀,从而实现对金属膜层2的保护。
如图2c所示,在保护层5的作用下,金属膜层2刻蚀完成之后,形成的金属走线在衬底基板1上的正投影的宽度FICD大于刻蚀之前光刻胶层3在衬底基板1上的正投影的宽度DICD。也就是说,采用本发明的方案形成的金属走线的宽度(即FICD)要大于金属走线的设计值(即DICD)。
需要说明的是,在刻蚀过程中,等离子体与金属膜层发生的反应是放热反应,为了保证在刻蚀过程中凹陷部21位置处的光刻胶(即保护层5)不会灰化掉,需要将第一电极4的温度保持在预设温度,用以减缓光刻胶的灰化速度。
图2b、2c所示的凹陷部21的侧壁为台阶形状,但是在实际刻蚀过程中,保护层5为逐渐堆叠形成,类似于微分过程,凹陷部21的侧壁实际形貌是光滑的。
通过步骤11-13可以看出,本发明通过将承载衬底基板1的第一电极4的温度调节为预设温度,在利用工艺气体刻蚀金属膜层2的过程中,小部分光刻胶层3融化、剥落,在金属膜层2未被光刻胶层3覆盖的区域,刻蚀形成的凹陷部21的侧壁形成保护层5,保护层5可以在刻蚀过程中保证已形成的凹陷部21的侧壁不会被继续刻蚀,且在刻蚀过程中,将第一电极的温度保持在预设温度,使得保护层5不会快速灰化。这样,在刻蚀完成后,金属走线的线宽大于刻蚀前预留的用于涂覆光刻胶的区域的宽度(即曝光后的光刻胶的线宽),因此,可以减小曝光后的光刻胶层的线宽(可以略小于设计值),相应增加金属走线的线间距,从而避免短路的发生,同时刻蚀后的金属走线的线宽也可以满足设计要求。
需要说明的是,保护层5和光刻胶层3并不是阵列基板的组成部分,需要去除,以便后续在金属走线上制备阵列基板的其他膜层。因此,在本发明另一实施例中,如图3所示,在金属膜层2未被光刻胶层3覆盖的区域刻蚀完成之后,本发明的阵列基板制备方法还可以包括以下步骤:
步骤14,向反应腔室中通入第三气体和/或第四气体,用以利用第三气体和/或第四气体去除保护层。
具体的,向第一电极4加载第一功率,向第二电极加载第二功率,在预设时长内向反应腔室内以预设流量通入第三气体和/或第四气体,并保持反应腔室内的压力为预设压力。优选的,第一功率为0-15000W,第二功率为1000-15000W;预设时长为20-120s,预设流量为100-5000sccm,预设压力为5-200mT。
优选的,第三气体可以选用CF4,第四气体可以选用O2
在本步骤中,不但可以去除保护层5,还可以去除部分光刻胶层3。
需要说明的是,在本实施例中,步骤11-13与前一实施例的步骤11-13相同,在此不再赘述。
本发明通过干法刻蚀工艺,使刻蚀过程中脱落光刻胶附着在刻蚀形成的凹陷部21的侧壁,对电路图案的金属走线形成侧壁保护,从而在刻蚀过程中边保护边刻蚀,使金属走线线宽在可控范围内增大。在电路设计超出曝光机解像力时,增大曝光量将线宽做小,保证线间距位置不发生短路,在刻蚀过程中,利用工艺调节,将金属走线线宽增大,使金属走线线宽和线间距同时满足设计需求。
本发明另一实施例还提供一种阵列基板,如图4所示,所述阵列基板包括衬底基板1和形成在衬底基板1上的金属走线22,金属走线22的线宽FICD大于刻蚀前预留的用于涂覆光刻胶的区域的宽度DICD。
优选的,如图4所示,金属走线22垂直于衬底基板1的截面呈梯形,且所述梯形邻近衬底基板1的底边(即梯形的下底,长度为FICD)大于远离衬底基板1的底边(即梯形的上底,长度为DICD)。
由于金属走线22的线宽FICD大于刻蚀前预留的用于涂覆光刻胶的区域的宽度DICD(即曝光后的光刻胶的线宽),因此可以减小曝光后的光刻胶层的线宽DICD(可以略小于设计值),相应增加金属走线22的线间距w,从而避免短路的发生,同时刻蚀后的金属走线22的线宽FICD也可以满足设计要求。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种阵列基板制备方法,其特征在于,所述方法包括:
将反应腔室内的第一电极的温度调节至能够减缓光刻胶灰化速度的预设温度;
将依次形成有金属膜层和光刻胶层的衬底基板放置在所述第一电极上,其中,所述衬底基板邻近所述第一电极;
利用工艺气体刻蚀所述金属膜层未被所述光刻胶层覆盖的区域,在刻蚀过程中,将所述第一电极的温度保持在所述预设温度,用以在所述金属膜层刻蚀形成的凹陷部的侧壁形成用于保护所述金属膜层的保护层。
2.如权利要求1所述的方法,其特征在于,所述预设温度为20-50℃。
3.如权利要求1所述的方法,其特征在于,所述工艺气体为不与C、N、O元素发生反应的气体。
4.如权利要求3所述的方法,其特征在于,所述工艺气体包括第一气体和/或第二气体。
5.如权利要求4所述的方法,其特征在于,所述利用工艺气体刻蚀所述金属膜层,具体包括:向所述第一电极加载第一功率,向所述反应腔室内的第二电极加载第二功率,在预设时长内向所述反应腔室内以预设流量通入第一气体和/或第二气体,并保持所述反应腔室内的压力为预设压力。
6.如权利要求5所述的方法,其特征在于,所述第一功率为0-25000W,所述第二功率为5000-25000W;所述预设时长为20-120s,所述预设流量为500-10000sccm,所述预设压力为5-200mT。
7.如权利要求5所述的方法,其特征在于,所述第一气体为Cl2,所述第二气体为BCl3
8.如权利要求1-7任一项所述的方法,其特征在于,在所述金属膜层未被所述光刻胶层覆盖的区域刻蚀完成之后,所述方法还包括:
向所述反应腔室中通入第三气体,用以利用所述第三气体去除所述保护层和所述光刻胶层。
9.一种阵列基板,包括衬底基板和形成在所述衬底基板上的金属走线,其特征在于,所述金属走线的线宽大于刻蚀前预留的用于涂覆光刻胶的区域的宽度。
10.如权利要求9所述的阵列基板,其特征在于,所述金属走线垂直于所述衬底基板的截面呈梯形,且所述梯形邻近所述衬底基板的底边大于远离所述衬底基板的底边。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1220485A (zh) * 1997-12-15 1999-06-23 日本电气株式会社 半导体器件的制造方法
US20040053505A1 (en) * 2002-09-18 2004-03-18 Chinn Jeffrey D. Method of etching variable depth features in a crystalline substrate
US20040121578A1 (en) * 2002-12-24 2004-06-24 Dongbu Electronics Co., Ltd. Method of forming a dual damascene pattern in a semiconductor device
CN102277598A (zh) * 2011-07-18 2011-12-14 河南理工大学 一种喇叭形微小孔阵列电铸成形用芯模的制造方法
CN108054235A (zh) * 2017-11-28 2018-05-18 中国工程物理研究院电子工程研究所 一种自对准双台面器件结构制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1220485A (zh) * 1997-12-15 1999-06-23 日本电气株式会社 半导体器件的制造方法
US20040053505A1 (en) * 2002-09-18 2004-03-18 Chinn Jeffrey D. Method of etching variable depth features in a crystalline substrate
US20040121578A1 (en) * 2002-12-24 2004-06-24 Dongbu Electronics Co., Ltd. Method of forming a dual damascene pattern in a semiconductor device
CN102277598A (zh) * 2011-07-18 2011-12-14 河南理工大学 一种喇叭形微小孔阵列电铸成形用芯模的制造方法
CN108054235A (zh) * 2017-11-28 2018-05-18 中国工程物理研究院电子工程研究所 一种自对准双台面器件结构制作方法

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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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