CN110010181A - 实时访问差分存储器的方法、差分存储器和电子系统 - Google Patents

实时访问差分存储器的方法、差分存储器和电子系统 Download PDF

Info

Publication number
CN110010181A
CN110010181A CN201910013551.4A CN201910013551A CN110010181A CN 110010181 A CN110010181 A CN 110010181A CN 201910013551 A CN201910013551 A CN 201910013551A CN 110010181 A CN110010181 A CN 110010181A
Authority
CN
China
Prior art keywords
logical data
memory module
copy
main memory
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910013551.4A
Other languages
English (en)
Other versions
CN110010181B (zh
Inventor
F·E·C·迪塞格尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN110010181A publication Critical patent/CN110010181A/zh
Application granted granted Critical
Publication of CN110010181B publication Critical patent/CN110010181B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]

Abstract

本公开涉及实时访问差分存储器的方法、差分存储器和电子系统。在实施例中，一种使用单端模式操作差分存储器的方法包括：通过将存储在第一主存储器模块中的第一逻辑数据复制到辅助存储器模块中，来将第二逻辑数据存储在差分存储器的辅助存储器模块中；刷新第一逻辑数据；接收用于读取第一逻辑数据的请求；当刷新第一逻辑数据时，响应于用于读取第一逻辑数据的请求，在刷新第一逻辑数据时取出第二逻辑数据；以及当不刷新第一逻辑数据时，响应于用于读取第一逻辑数据的请求，取出第一逻辑数据。

Description

实时访问差分存储器的方法、差分存储器和电子系统
相关申请的交叉引用
本申请要求于2018年1月5日提交的意大利申请第 102018000000581号的权利，其申请通过引用并入本文。
本申请与于2018年1月5日提交的意大利申请第 102018000000580号同时提交，该申请也通过引用并入本文。
技术领域
本发明总体上涉及电子系统和方法，并且在具体实施例中，涉及一种实时访问差分存储器的方法、差分存储器和电子系统。
背景技术
众所周知，非易失性相变存储器(PCM)表示一代集成存储器，其中通过利用相变材料来获得信息的存储，相变材料具有能够在相位之间切换的特性，这些相位具有显著不同的值的电阻率。具体地，这些材料可以在具有高电阻率的非晶相和具有低电阻率的结晶相或多晶相之间切换。因此，在相变存储器单元中，可以将被存储在单元中的数据的不同值与单元的存储器元件的相应相位相关联。
例如，可以使用元素周期表第VI族的元素(诸如碲(Te)、硒 (Se)或锑(Sb))，它们被称为“硫属元素化物”或“硫属元素材料”以用来形成相变存储器元件。具体地，由锗(Ge)、锑(Sb)和碲(Te)构成的被称为GST(具有化学组成Ge2Sb2Te5)的合金目前在这种存储器元件中找到了广泛的用途。
可以通过局部地增加硫属元素材料区域的温度来获得存储器元件中的相位切换，例如，通过使编程电流通过被布置为与硫属元素材料区域接触的电阻电极(一般被称为“加热器”)。通过焦耳效应产生的电流生成对于相变所需的温度分布。具体地，当硫属元素材料处于具有高电阻率(所谓的RESET状态)的非晶态时，有必要施加持续时间和幅度的第一电流脉冲(所谓的SET脉冲)，以使得硫属元素材料能够缓慢冷却。经过这种处理后，硫属元素材料改变状态并从高电阻率状态转变为低电阻率结晶态(所谓的SET状态)。相反地，当硫属元素材料处于SET状态中时，有必要施加大振幅和短持续时间的第二电流脉冲(所谓的RESET脉冲)，以使硫属元素材料返回到高电阻率非晶态中。
在已知类型的PCM电路中，可以通过向硫属元素材料的存储器元件施加足够低的电压以不引起其可感觉到的热、然后通过读取存储器单元中流动的电流的值，来执行对被存储在存储器单元中的数据的读取。给定电流与硫属元素材料的电导率成比例，则可以确定材料处在哪个相位中，并因此获得被存储在存储器单元中的数据。
以已知的方式，差分类型的PCM通常根据具有按行(字线)和列(位线)布置的存储器单元的阵列的方案来设计。每个存储器单元由相变存储元件和被串联连接的选择器晶体管提供。基于在输入处所接收的地址逻辑信号和或多或少复杂的解码方案，列解码器和行解码器使得每次被寻址时能够选择存储器单元，并且具体是选择对应的字线和位线。
列解码器包括多个模拟选择开关(利用晶体管来实现)，其在它们相应的控制端子上接收地址信号。选择开关根据层级中的树结构来布置，并且它们在每个层级中的数目与存储器阵列的布置和大小相连接。一旦被启用，选择开关就使得可以根据要被实施的操作将所选择的位线拉至确定的电压值和/或电流值。具体地，在编程阶段或读取阶段与所选择的位线之间创建电流路径。电流路径由一定数目的一系列系列选择开关定义。
以已知的方式，感测放大器执行对被存储在存储器单元中的数据的读取，比较在所选择的存储器单元中流动的电流(或与其相关的电量)与由参考电流生成器(单端读取)和/或由一个或多个参考单元提供的参考电流，该参考电流被用于整个存储器阵列。单端读取通常在核实已发生单元编程期间或者在测试期间被使用。在正常使用存储器期间，采用双端(差分)类型的读取，其中感测放大器将在所选择的存储器单元中流动的电流同在与差分架构中所选择的存储器单元相关联的相应单元中流动的电流进行比较。
为了执行单端读取，感测放大器的一个输入接收待读取的存储器单元的电流，而感测放大器的另一输入接收由参考电流生成器提供的参考电流。
只要数据以冗余方式被存储并且它们不要求生成参考电流，并且只要通过简单地比较在与相同位相关联的单元中流动的相应电流来执行读取，对于差分类型的PCM的读取架构在可靠性方面就具备优势。
在单端模式中，可以独立地读取和写入通常与用于执行差分读取相关联的两个存储器单元。实际上，当其以单端模式被操作时，每个存储器单元具有的值可以独立于其他存储器单元的值，并且因此可以使可被存储在PCM中的数据量加倍。
在单端模式中所使用的PCM设备的缺点在于，在单端模式中，所存储的逻辑数据随时间的退化可能无法得到补偿，并且在没有定期刷新操作的情况下，相关联的信息被丢失。相反，当PCM被用于双端模式中时，所有逻辑数据都会经历时间上的共模降级，并且因此，经由差分读取，在任何情况下都可以获得期望的信息内容，抵消由于共模降级引起的偏移。
为了防止存储器单元中的任何数据丢失，尽管继续使用单端模式，但是有利的是周期性地刷新存储器单元。刷新方法对于基于快速写入技术的架构是已知的，诸如动态随机存取存储器(DRAM)，其中对于每次写入操作所需的时间是纳秒量级的。在这些方法中，要被刷新的数据在其丢失之前被定期读取和重写。
相反地，在已知类型的PCM技术中，写入操作的持续时间在几微秒的范围内，具体地为10微秒。因此，如果整个存储器组被用于要求实时访问(读取和/或写入)存储器的应用，则不可以更新整个存储器组。
发明内容
一些实施例提供了对在单端模式下操作的差分存储器的实时访问的管理方法、可以在单端模式下操作的差分存储器、以及包括将能够克服现有技术的缺点的差分存储器的电子系统。
在一些实施例中，差分存储器是相变存储器。在一些实施例中，差分存储器可以在单端模式下操作，即相对于传统使用的差分存储器访问两倍数目的地址空间。
根据实施例，差分存储器(诸如相变存储器)包括第一主存储器模块和辅助存储器模块，第一主存储器模块存储要刷新的第一逻辑数据。在一些实施例中，差分存储器在单端模式下操作。在一些实施例中，通过将第二逻辑数据存储在辅助存储器模块中来操作差分存储器，复制第一逻辑数据；刷新第一逻辑数据；并且响应于用于读取第一逻辑数据的请求，在刷新第一逻辑数据的步骤期间提取第二逻辑数据，以及在其他情况下提取第一逻辑数据。
附图说明
为了更好地理解本发明，现在描述其优选实施例，完全通过非限制性示例，参考所附的附图，其中：
图1是根据本发明的一个实施例的非易失性存储器设备的一部分的示意图；
图2通过框图示意性地示出了用于刷新图1的非易失性存储器设备的方法；
图3示出了对应于图1的非易失性存储器设备的一部分的电路，其被包括在图1的部分中；
图4A-图4E示出了在图2的方法的各个步骤中的图3的电路，其中用于实现方法的相应步骤的特别重要的电路连接用粗线来突出显示；以及
图5示出了包括图1的非易失性存储器设备的电子系统。
具体实施方式
在图1中被示意性地表示并且由附图标记1整体指定的是存储器设备的一部分，具体是非易失性存储器。根据本发明的实施例，存储器1是差分类型，具体是PCM类型。非易失性存储器设备1被限制地仅示出了用于理解本公开所需的部分。
具体地，非易失性存储器设备1包括存储器阵列2，其由多个“n”个主存储器模块4a-4n构成。每个主存储器模块4a-4n包括第一子模块4a'-4n'和第二子模块4a”-4n”。具体地，每个第一子模块4a'-4n'均包括多个存储器单元，并且每个第二子模块4a”-4n”均包括多个相应的存储器单元。
以本身已知的方式并且未在图1中被示出，多个第一存储器单元存储二进制类型的相应逻辑数据。关于数目和制造特性，多个第二存储器单元对应于多个第一存储器单元，并且被配置为存储与被存储在相应的多个第一存储器单元中的逻辑数据互补的相应逻辑数据，以便能够差分读取逻辑数据。
在任何情况下，除差分模式之外，每个主存储器模块4a-4n均可以在单端模式下被使用，使得被存储在每个第二子模块4a”-4n”的多个存储器单元中的逻辑数据不与被存储在相应的第一子模块4a'-4n'的多个存储器单元中的逻辑数据互补，而是与其他信息数据互补。以这种方式，可以使存储器阵列2的总容量加倍。
非易失性存储器设备1还包括辅助存储器模块6。具体地，辅助存储器模块6在结构上和操作上对应于每个主存储器模块4a-4n，并且因此由第一子模块6'和第二子模块6”形成。具体地，第一子模块 6'包括多个存储器单元，并且第二子模块6”包括多个相应的存储器单元，这些存储器单元可以被寻址，并且因此可以被用于单端模式中。
另外，非易失性存储器设备1包括控制器8，其被可操作地耦合到存储器阵列2和辅助存储器模块6。控制器8被配置为实现在存储器阵列2和辅助存储器模块6中读取和写入逻辑数据的方法。
此外，非易失性存储器设备1包括总线10。控制器8、主存储器模块4a-4n和辅助存储器模块6各自通过相应的通信线路12a-12e被耦合到总线10，如下文更详细地描述的，使得能够在控制器8、主存储器模块4a-4n和辅助存储器模块6之间传输数据和控制信号。
此外，非易失性存储器设备1包括控制器接口14。控制器接口 14被耦合到控制器8，以便经由通信线路13向控制器8发送要被写入存储器阵列2中的逻辑数据。
另外，非易失性存储器设备1包括存储器阵列接口16。存储器阵列接口16经由相应的通信线路12f被耦合到总线10。非易失性存储器件1的用户可以经由存储器阵列接口16获得对例如在读取中被存储在非易失性存储器设备1中的数据的访问。
图2通过框图示意性地示出了刷新存储器阵列2的方法。该刷新方法首先包括选择要被刷新的主存储器模块4a-4n的步骤20。通过示例，在步骤20的过程中，选择主存储器模块4a。
步骤20之后是步骤22，其中控制器8读取被包含在步骤20中所选择的主存储器模块4a中的数据。具体地，以对非易失性存储器设备1的用户透明的方式来执行步骤22，其可以通过寻址任何主存储器模块4a-4n的任何单元来请求读取操作。在用户请求同时访问主存储器模块4a到步骤22的情况下，发生对读取时间具有可忽略的影响的临时冲突。具体地，当用户在读取中可以访问主存储器模块4a时，控制信号READY假定逻辑值为“0”；在读取结束时，控制信号READY 假定逻辑值为“1”。控制器接口14可以访问控制信号READY。如果在步骤22的过程中控制信号READY的值为“0”(即，由用户的读取正在进行中)，则控制器接口14将读取操作推迟到用户的读取操作结束，并且将控制信号READY设置为值“0”，直到其自身的读取操作结束为止。如果在步骤22的过程中，控制信号READY的值为“1”(即，由用户对主存储器模块4a的读取访问不在进行中)，则控制器接口14将控制信号READY设置为值“0”，直到其自身的读取操作结束为止，使得用户在读取操作期间可能无法获得访问，并且因此防止了冲突。在任何情况下，在其自身的读取操作结束时，控制器接口14将控制信号READY设置为逻辑值“1”。
步骤22之后是步骤24，其中控制器8在辅助存储器模块6中写入在步骤22中被读取的数据。具体地，主存储器模块4a的整体内容被复制到辅助存储器模块6中。出于此目的，可能有必要在若干循环中重复步骤22和24的继续，直到复制整体内容。此外，为了保持被包含在存储器阵列2中的数据的一致性，控制器8在该步骤中防止执行写入存储器阵列2的操作。
步骤24之后是步骤26，其中由用户用于读取主存储器模块4a的信息内容的请求被重新寻址到辅助存储器模块6。
步骤26之后是步骤28，其中主存储器模块4a的内容被物理地刷新，即，其内容被读取和重写。根据本发明的方面，在步骤28期间，用户可以访问辅助存储器模块6以便读取其内容，如上所述，其对应于主存储器模块4a的信息内容。
以这种方式，用户可以不间断地访问整个存储器阵列2的信息内容，使其能够用于实时应用。
步骤28之后是步骤30，其中用于读取先前在步骤26中被重新寻址到辅助存储器模块6的主存储器模块4a的内容的请求再次被寻址到主存储器模块4a。
在步骤30之后，可以返回到步骤20，以便选择要被刷新的新主存储器模块4a-4n。例如，控制器8可以根据预先设定的时间间隔来周期性地并且以顺序方式选择每个主存储器模块4a-4n。具体地，这些时间间隔具有与非易失性存储器设备1的每个存储器单元的保持时间兼容的持续时间，以使得能够不间断地使用存储器阵列2的单端模式。具体地，存储器单元的保持时间是在单元中写入逻辑数据与在数据被过度降级之后不再可读的时刻之间所经过的持续时间。
图3更详细地示出了图1的非易失性存储器设备1的一部分，非易失性存储器设备1包括主存储器模块4a、辅助存储器模块6、控制器8和存储器阵列接口16。具体地，非易失性存储器设备1还包括多个多路复用器，其被设计为使针对非易失性存储器设备1的用户的刷新操作透明。
控制器8还被配置为生成第一控制信号BUSY、第二控制信号 BUSY_SP和第三控制信号SCOMM，以用于控制在下文中更全面地描述的多个多路复用器。
控制器8还被配置为经由输入信号SDATA_IN接收被包含在主存储器模块4a和辅助存储器模块6中的数据。具体地，信号SDATA_IN 是信号SMAIN_O(其承载被包含在主存储器模块4a中的数据)和 SSPARE_O(其承载被包含在辅助存储器模块6中的数据)中的信号之一，这些信号经由通过第一控制信号BUSY控制的多路复用器32 而被选择。出于此目的，多路复用器32被耦合到主存储器模块4a和辅助存储器模块6，以用于分别接收信号SMAIN_O和信号 SSPARE_O。例如，在写入辅助存储器模块6的操作之后，读取信号 SSPARE_O，以便核实写入操作已被正确执行。否则，根据已知的步骤，执行后续的写入操作。
具体地，多路复用器32经由第一缓冲器33的插入而被耦合到辅助存储器模块6，以便减少与辅助存储器模块6相关联的传播时间。
控制器8还被配置为：向主存储器模块4a发送输出信号 SDATA_OUT'，该输出信号承载从主存储器模块4a读取的数据，以便实现图2的方法的步骤28；并且向辅助存储器模块6发送输出信号SDATA_OUT”，该信号承载从主存储器模块4a读取的数据，以便实现图2的方法的步骤24。
控制器8还被配置为生成信号SA'，其包含主存储器模块4a的存储器单元之一的地址。信号SA'被提供至由第一控制信号BUSY控制的多路复用器34的输入。多路复用器34还从存储器阵列接口16接收信号SINT_O，该信号包含用于执行主存储器模块4a的传统类型的一个存储器单元的写入操作的地址。根据其是执行图2的刷新方法还是执行传统类型的写操作，第一控制信号BUSY使得能够选择输入信号SA'、SINT_O之一，以便从多路复用器34的输出生成信号SADDR'。
信号SADDR'被提供至主存储器模块4a，以用于寻址主存储器模块4a的一个存储器单元，以便实现图2的刷新方法的步骤24和28 之一。
因此，在来自主存储器模块4a的输出处的信号SMAIN_O包含与由信号SADDR'寻址的主存储器模块4a的存储单元中所包含的数据相对应的数据。
信号SMAIN_O还被提供至由第三控制信号SCOMM控制的多路复用器36。多路复用器38还在输入处经由第一缓冲器33的插入而从辅助存储器模块6接收信号SSPARE_O。多路复用器38选择信号 SMAIN_O、SSPARE_O中的一个以在输入处生成去往存储器阵列接口16的信号SINT_I。因此，信号SINT_I包含响应于来自用户的读取请求而被发送的数据。这些数据来自主存储器模块4a，或者在其刷新期间来自辅助存储器模块6。
控制器8还被配置为生成信号SA”，其包含辅助存储器模块6的一个存储器单元的地址。信号SA”被提供至由第二控制信号BUSY_SP 控制的多路复用器38的输入。多路复用器38还经由插入第二缓冲器 39在输入处接收信号SADDR'，以便减少与辅助存储器模块6相关联的传播时间。第二控制信号BUSY_SP使得能够选择输入信号SA”、 SADDR'之一，以便在多路复用器38的输出处生成信号SADDR”。具体地，在将主存储器模块4a的数据复制到辅助存储器模块6中的过程中，输出信号SADDR”对应于输入信号SA”(图2的刷新方法的步骤24)；并且在用户在刷新主存储器模块4a的过程中请求读取存储器单元4a的信息内容的情况下(图2的刷新方法的步骤28)，输出信号SADDR”对应于输入信号SADDR'＝SINT_O。
控制器8还被配置为向复用器40供应由时钟发生器(图3中未示出)生成的时钟信号CLK。复用器40还在输入处接收时钟信号 CLKA(由图3中未示出的另一时钟发生器生成)，该时钟信号CLKA 表示主存储器模块4a的标准操作时钟。复用器40由第一控制信号 BUSY控制，以便通过在主存储器模块4a的刷新期间在来自控制器8 的输出处选择信号CLK、并且在其他情况下选择信号CLKA，来生成用作主存储器模块4a的时钟的输出信号。
在来自控制器8的输出处的时钟信号CLK还被供应给由第二控制信号BUSY_SP控制的复用器42。复用器42还在输入处接收时钟信号CLKA。复用器42通过在将主存储器模块4a的数据复制到辅助存储器模块6中期间(图2的刷新方法的步骤24)选择信号CLK、并且在刷新主存储器模块4a期间用户请求读取存储器单元4a的信息内容的情况下(图2的刷新方法的步骤28)选择信号CLKA，来生成用作辅助模块6的时钟的输出信号。
显然，其他主存储器模块4b-4n在结构上等同于图3的主存储器模块4a，并且经由相应的复用器而被可操作地耦合到控制器8、辅助存储器模块6、以及存储器阵列接口16。此外，每个主存储器模块4a-4n 可以与相应的时钟信号相关联，该相应的时钟信号例如与其他主存储器模块的时钟信号不同。换言之，每个主存储器模块4a-4n可以相对于其他主存储器模块异步地操作，并且分别将在输入处的相应的地址信号和时钟信号发送到复用器38和42。
具体地，每个时钟信号具有的其自身的频率可以与其他时钟信号的频率不同。因此，可以控制辅助模块6以用于根据每个时钟信号的同步、并且因此根据相应的频率来进行操作，以便在刷新期间重复主存储器模块的操作。
为了更详细地描述图2的刷新方法的一些步骤，图4A-图4E中的每个图示出了图3的非易失性存储器件1在该方法的不同步骤期间的一部分。在图4A-图4E中的每个图中，与在该方法的对应步骤中有效信号相对应的通信线路使用粗线来突出显示，其中“有效信号”意指在该步骤期间传送数据的信号、向数据传送地址的信号、以及被设计为定时数据传输的时钟信号。
具体地，图4A涉及该方法的步骤22，其中控制器8读取包含在主存储器模块4a中的数据。
在步骤22期间，控制器8生成第一控制信号BUSY，以便选择信号SMAIN_O、SA'和CLK，这些信号因此由相应的复用器32、34、 40在输出处供应。以这种方式，控制器8在输入处接收信号 SDATA_IN，该信号SDATA_IN与由信号SA'寻址并被包含在主存储器模块4a中的存储器单元中所包含的数据相对应。控制器8被配置为以这种方式读取包含在主存储器模块4a中的所有数据，从而改变由信号SA'传送的地址。
图4B涉及该方法的步骤24，其中控制器8将在步骤22期间读取的数据写入辅助存储器模块6中。
在步骤24期间，控制器8生成第二控制信号BUSY_SP，以便选择信号SA”和CLK，这些信号因此由相应的复用器38、42在输出处供应。另外，控制器8向辅助存储器模块6发送输出信号 SDATA_OUT”，其包含要写入由信号SADDR”＝SA”寻址的辅助存储器模块6的存储器单元中的数据。控制器8被配置为以这种方式写入先前(步骤22)从主存储器模块4a读取的所有数据，从而改变由信号SA”传送的地址。
图4C涉及该方法的步骤26，并且表示由用户读取被重新寻址到辅助存储器模块6的主存储器模块4a的信息内容的操作。
在从步骤26的执行到步骤30的开始所经过的时间间隔中，控制器8生成第二控制信号BUSY_SP，以便选择信号SINT_O、SADDR' 和CLKA，这些信号因此在相应的复用器34的输出处供应。此外，控制器8生成第三控制信号SCOMM，以便选择由复用器36在输出处供应的信号SSPARE_O。以这种方式，每当处于用户请求读取与由信号SINT_O寻址的存储器单元相关联的主存储器模块4a的信息内容的时间间隔时，读取被包含在由信号SADDR”＝SADDR'＝SINT_O 寻址的辅助存储器模块6的存储器单元中的数据。由辅助存储器模块 6经由信号SSPARE_O而在输出处提供的数据因此经由信号SINT_I 而被发送到存储器阵列接口16。
图4D涉及该方法的步骤28，其中主存储器模块4a的内容被刷新。
在步骤28的过程中，在第一子步骤(图4D中未图示)中，控制器8读取由信号SADDR'＝SA'寻址的主存储器模块4a的存储器单元的数据。为此，如在图4a中已经针对步骤22所示，控制器8生成第一控制信号BUSY，以便选择信号SMAIN_O、SA'和CLK，这些信号因此由相应的复用器32、34、40在输出处供应。
在控制器8接收到由信号SDATA_IN读取并传送的数据之后，执行图4D中所示的步骤28的第二子步骤，其中控制器8继续如在第一子步骤中生成第一控制信号BUSY，并且进一步向主存储器模块4a 发送输出信号SDATA_OUT'，其包含在第一子步骤中读取的、并且将经由重写而被物理刷新的数据。
控制器8被配置为针对被包含在主存储器模块4a中的每个数据来重复第一和第二子步骤。具体而言，可以在第一时间间隔中执行针对每个数据的第一子步骤，并且在第二时间间隔中执行第二子步骤。备选地，可以在针对一个数据的第一子步骤之后立即针对同一数据执行第二子步骤，并且然后传递到下一个数据。
图4E涉及该方法的步骤30，并且示出了用户读取主存储器模块 4a的信息内容的操作。
在从执行步骤30到执行图2的刷新方法的后续迭代的步骤26所经过的时间间隔中，控制器8控制复用器34、36、40，以便分别在输出处选择并供应信号SINT_O、SMAIN_O和CLKA。以这种方式，每当在时间间隔中用户请求读取与由信号SINT_O寻址的存储器单元相关联的主存储器模块4a的信息内容时，读取被包含在由信号SADDR' ＝SINT_O寻址的主存储器模块4a的存储器单元中的数据。由主存储器模块4a经由信号SMAIN_O而在输出处供应的该数据因此经由信号SINT_I而被发送到存储器阵列接口16。
图5中所示的是根据本发明实施例的电子系统50的一部分。电子系统50可以用在电子设备中，诸如：车辆的电子控制单元；PDA (个人数字助理)；便携式或固定式计算机，可能具有无线数据传输能力；移动电话；平板电脑；智能电话；数字音频播放器；摄影机或摄影机；或者能够处理、存储、发射和接收信息的其他设备。
详细地，电子系统50包括控制器51(例如，设置有微处理器、 DSP或微控制器)以及上文描述的非易失性存储器件1。可选地，电子系统50包括全部通过总线56而被耦合的以下当中的一个或多个：输入/输出设备52(例如，设置有键盘和显示器)，以用于输入和显示数据；无线接口54，例如天线，以用于通过射频无线通信网络来发射和接收数据；以及RAM 55。电池57可以用作电子系统50中的电源，该电子系统50可以进一步设置有照相机或摄影机58。
根据未在图中示出的另一实施例，非易失性存储器件1可以嵌入在控制器51中。
通过检查本文描述和说明的本发明的特性，本发明提供的优点是显而易见的。
具体地，本发明的刷新方法的实现使得能够在单端模式中不间断地使用差分类型的PCM，并且因此使得能够在通常被耦合以用于在差分模式中读取单个数据的存储器单元中存储不同的数据。
以这种方式，可以增加设计用于在差分模式中操作的PCM的总容量，而不会明显增加其尺寸和成本。
此外，刷新方法以对用户透明的方式执行，该刷新方法在读取和写入整个非易失性存储器件的信息内容时具有不间断的访问，从而使得能够将该刷新方法用于实时应用。
最后，清楚的是，可以对本文描述和示出的公开内容进行修改和变化，而不脱离如所附权利要求中限定的本发明的范围。
例如，刷新方法可以应用于差分类型的任何存储器，而不一定是基于相变技术的存储器。

Claims (21)

1.一种使用单端模式操作差分存储器的方法，该方法包括：
通过将存储在所述差分存储器的第一主存储器模块中的第一逻辑数据复制到所述差分存储器的辅助存储器模块中，来将所述第一逻辑数据的副本存储在所述辅助存储器模块中；
刷新所述第一逻辑数据；
接收用于读取所述第一逻辑数据的请求；
当刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据的副本；以及
当不刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据。
2.根据权利要求1所述的方法，其中在存储所述第一逻辑数据的副本之后执行刷新所述第一逻辑数据。
3.根据权利要求1所述的方法，还包括：在取出所述第一逻辑数据或所述第一逻辑数据的副本之后，将所取出的所述第一逻辑数据或所述第一逻辑数据的副本供应给所述差分存储器的用户。
4.根据权利要求1所述的方法，其中刷新所述第一逻辑数据包括：从所述第一主存储器模块读取所述第一逻辑数据，并且将所述第一逻辑数据重写到所述第一主存储器模块中。
5.根据权利要求1所述的方法，其中所述差分存储器还包括第二主存储器模块，所述第二主存储器模块存储要刷新的第二逻辑数据，该方法还包括：
通过将所述第二逻辑数据从所述第二主存储器模块复制到所述辅助存储器模块中，来将所述第二逻辑数据的副本存储在所述辅助存储器模块中；
刷新所述第二逻辑数据；
接收用于读取所述第二逻辑数据的请求；
当刷新所述第二逻辑数据时，响应于用于读取所述第二逻辑数据的所述请求，取出所述第二逻辑数据的副本；以及
当不刷新所述第二逻辑数据时，响应于用于读取第三逻辑数据的请求，取出所述第二逻辑数据。
6.根据权利要求5所述的方法，其中所述第一主存储器模块被同步到具有第一频率的第一时钟信号，并且所述第二主存储器模块被同步到具有与所述第一频率不同的第二频率的第二时钟信号，该方法还包括：
在取出所述第二逻辑数据期间，使所述辅助存储器模块与所述第一时钟信号同步地操作；以及
在取出所述第二逻辑数据的副本期间，使所述辅助存储器模块与所述第二时钟信号同步地操作。
7.根据权利要求1所述的方法，还包括重复以下步骤：将所述第一逻辑数据的副本存储在所述辅助存储器模块中，并且以固定间隔取出所述第一逻辑数据或所述第一逻辑数据的副本，所述固定间隔具有的持续时间比所述第一逻辑数据的保留时间更短。
8.根据权利要求1所述的方法，其中所述差分存储器是相变存储器。
9.一种差分存储器，包括：
第一主存储器模块，被配置为存储要刷新的第一逻辑数据；
辅助存储器模块；以及
控制器，所述控制器被配置为：
通过将所述第一逻辑数据从所述第一主存储器模块复制到所述辅助存储器模块中，来控制在所述辅助存储器模块中对所述第一逻辑数据的副本的存储；
刷新所述第一逻辑数据；
接收用于读取所述第一逻辑数据的请求；
当刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据的副本；以及
当不刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据。
10.根据权利要求9所述的差分存储器，其中所述控制器还被配置为在将所述第一逻辑数据的副本存储在所述辅助存储器模块中之后刷新所述第一逻辑数据。
11.根据权利要求9所述的差分存储器，还包括用于逻辑数据的输入和输出的接口，所述控制器还被配置为将所取出的所述第一逻辑数据或所述第一逻辑数据的副本供应给所述接口。
12.根据权利要求9所述的差分存储器，其中所述控制器还被配置为：通过从所述第一主存储器模块读取所述第一逻辑数据、并且将所述第一逻辑数据重写到所述第一主存储器模块中，来刷新所述第一逻辑数据。
13.根据权利要求9所述的差分存储器，还包括：第二主存储器模块，所述第二主存储器模块被配置为存储要刷新的第二逻辑数据，所述控制器还被配置为：
通过将所述第二逻辑数据从所述第二主存储器模块复制到所述辅助存储器模块中，来控制在所述辅助存储器模块中对所述第二逻辑数据的副本的存储；
刷新所述第二逻辑数据；
接收用于读取所述第二逻辑数据的请求；
当刷新所述第二逻辑数据时，响应于用于读取所述第二逻辑数据的所述请求，取出所述第二逻辑数据的副本；以及
当不刷新所述第二逻辑数据时，响应于用于读取第三逻辑数据的请求，取出所述第二逻辑数据。
14.根据权利要求13所述的差分存储器，其中所述第一主存储器模块包括被配置为接收具有第一频率的第一时钟信号的时钟输入，所述第二主存储器模块包括被配置为接收具有与所述第一频率不同的第二频率的第二时钟信号的时钟输入，所述差分存储器还包括复用器，所述复用器具有被配置为接收所述第一时钟信号的第一输入、被配置为接收所述第二时钟信号的第二输入、以及被耦合到所述辅助存储器模块的输出。
15.根据权利要求14所述的差分存储器，其中所述控制器还被配置为：
在取出所述第一逻辑数据期间，控制所述复用器将所述第一输入连接到所述输出，使得所述辅助存储器模块与所述第一时钟信号同步地操作；以及
在取出所述第二逻辑数据的副本期间，控制所述复用器将所述第二输入连接到所述输出，使得所述辅助存储器模块与所述第二时钟信号同步地操作。
16.根据权利要求15所述的差分存储器，其中所述控制器被配置为利用第一信号来控制所述复用器，所述差分存储器还包括第二复用器，所述第二复用器具有耦合到所述第一主存储器模块的第一输入、耦合到所述辅助存储器模块的输出的第二输入、以及耦合到所述控制器的输出，其中所述控制器被配置为利用第二控制信号来在所述第二复用器的第一输入与第二输入之间进行选择。
17.根据权利要求16所述的差分存储器，还包括第三复用器，所述第三复用器具有被配置为接收所述第一时钟信号的第一输入、被配置为接收所述第二时钟信号的第二输入、以及被耦合到所述第一主存储器模块的输出，其中所述控制器被配置为利用所述第二控制信号来控制所述第三复用器。
18.根据权利要求9所述的差分存储器，其中所述控制器还被配置为重复以下步骤：将所述第一逻辑数据的副本存储在所述辅助存储器模块中，并且以固定间隔取出所述第一逻辑数据或所述第一逻辑数据的副本，所述固定间隔具有的持续时间比所述第一逻辑数据的保留时间更短。
19.根据权利要求9所述的差分存储器，其中所述差分存储器是相变存储器。
20.一种电子系统，包括：
总线；以及
差分存储器，耦合到所述总线，所述差分存储器包括：
第一主存储器模块，被配置为存储要刷新的第一逻辑数据；
辅助存储器模块；以及
控制器，所述控制器被配置为：
通过将所述第一逻辑数据从所述第一主存储器模块复制到所述辅助存储器模块中，来控制在所述辅助存储器模块中对所述第一逻辑数据的副本的存储；
刷新所述第一逻辑数据；
接收用于读取所述第一逻辑数据的请求；
当刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据的副本；以及
当不刷新所述第一逻辑数据时，响应于用于读取所述第一逻辑数据的所述请求，取出所述第一逻辑数据。
21.根据权利要求20所述的系统，其中所述系统包括车辆的电子控制单元、个人数字助理(PDA)、笔记本、移动电话、智能电话、平板电脑、数字音频播放器、照相机或摄影机。
CN201910013551.4A 2018-01-05 2019-01-07 实时访问差分存储器的方法、差分存储器和电子系统 Active CN110010181B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT201800000581A IT201800000581A1 (it) 2018-01-05 2018-01-05 Metodo di gestione dell'accesso in tempo reale a una memoria differenziale, memoria differenziale e sistema elettronico includente la memoria differenziale
IT102018000000581 2018-01-05

Publications (2)

Publication Number Publication Date
CN110010181A true CN110010181A (zh) 2019-07-12
CN110010181B CN110010181B (zh) 2023-04-07

Family

ID=61873830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910013551.4A Active CN110010181B (zh) 2018-01-05 2019-01-07 实时访问差分存储器的方法、差分存储器和电子系统

Country Status (4)

Country Link
US (1) US10811093B2 (zh)
EP (1) EP3509067B1 (zh)
CN (1) CN110010181B (zh)
IT (1) IT201800000581A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11256442B2 (en) 2018-01-05 2022-02-22 Stmicroelectronics S.R.L. Real-time update method for a differential memory, differential memory and electronic system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819154A (en) * 1982-12-09 1989-04-04 Sequoia Systems, Inc. Memory back up system with one cache memory and two physically separated main memories
US5950224A (en) * 1996-02-20 1999-09-07 Sgs-Thomas Microelectronics S.A. Electrically modifiable non-volatile memory circuit having means for autonomous refreshing dependent upon on periodic clock pulses
US20080170431A1 (en) * 2007-01-12 2008-07-17 Industrial Technology Research Institute Driving method and system for a phase change memory
CN103650058A (zh) * 2010-12-30 2014-03-19 意法半导体国际有限公司 用于控制非易失性存储器的可靠性损失的方法和系统
US20150193302A1 (en) * 2014-01-09 2015-07-09 Sandisk Technologies Inc. Selective ecc refresh for on die buffered non-volatile memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4292676A (en) * 1978-11-15 1981-09-29 Lockheed Electronics Co., Inc. Refresh cycle minimizer in a dynamic semiconductor memory
US6151236A (en) * 2000-02-29 2000-11-21 Enhanced Memory Systems, Inc. Enhanced bus turnaround integrated circuit dynamic random access memory device
JP4940824B2 (ja) 2006-08-18 2012-05-30 富士通セミコンダクター株式会社 不揮発性半導体メモリ
WO2008058101A2 (en) 2006-11-07 2008-05-15 Sandisk Corporation Memory controllers for performing resilient firmware upgrades to a functioning memory
US20150339069A1 (en) 2014-05-22 2015-11-26 Kabushiki Kaisha Toshiba Memory system and method
US10120674B2 (en) 2015-06-02 2018-11-06 Texas Instruments Incorporated Ferroelectric memory expansion for firmware updates
DE102016214879A1 (de) 2016-08-10 2018-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zum Betreiben eines Speichers
US10269420B2 (en) * 2016-12-13 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory with symmetric read current profile and read method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819154A (en) * 1982-12-09 1989-04-04 Sequoia Systems, Inc. Memory back up system with one cache memory and two physically separated main memories
US5950224A (en) * 1996-02-20 1999-09-07 Sgs-Thomas Microelectronics S.A. Electrically modifiable non-volatile memory circuit having means for autonomous refreshing dependent upon on periodic clock pulses
US20080170431A1 (en) * 2007-01-12 2008-07-17 Industrial Technology Research Institute Driving method and system for a phase change memory
CN103650058A (zh) * 2010-12-30 2014-03-19 意法半导体国际有限公司 用于控制非易失性存储器的可靠性损失的方法和系统
US20150193302A1 (en) * 2014-01-09 2015-07-09 Sandisk Technologies Inc. Selective ecc refresh for on die buffered non-volatile memory

Also Published As

Publication number Publication date
US10811093B2 (en) 2020-10-20
EP3509067B1 (en) 2021-03-03
EP3509067A1 (en) 2019-07-10
US20190214083A1 (en) 2019-07-11
IT201800000581A1 (it) 2019-07-05
CN110010181B (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
CN100590731C (zh) 半导体存储装置的写入方法
CN101345083B (zh) 可变电阻存储器器件、参考电压产生方法和存储器系统
CN101383180B (zh) 模拟的组合存储设备及存取单个集成电路存储设备的方法
CN104272394B (zh) 多功能电阻改变存储器单元及包含所述存储器单元的设备
JP4328796B2 (ja) 半導体記憶装置及びその書き込み制御方法
TWI229338B (en) Semiconductor memory device and the control method thereof
CN113270123A (zh) 存储器装置
CN109872751A (zh) 存储器装置及其操作方法
KR101756811B1 (ko) 비트 시이퀀스 스킴을 수행할 수 있는 메모리 장치
TWI749112B (zh) 關於相變記憶體裝置的電力消耗計算的電路、包括該電路的相變記憶體系統以及關於相變記憶體裝置的電力消耗計算的方法
CN110010181A (zh) 实时访问差分存储器的方法、差分存储器和电子系统
US11645004B2 (en) Real-time update method for a differential memory, differential memory and electronic system
US11756614B2 (en) Phase change memory device, system including the memory device, and method for operating the memory device
US7710790B2 (en) Semiconductor memory device and write control method thereof
KR20190047451A (ko) 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법
US11049561B2 (en) Method for programming a phase-change memory device of differential type, memory device, and electronic system
CN102270498A (zh) 一种低功耗相变存储器及其写操作方法
US8116154B2 (en) Semiconductor memory device with a write control circuit commonly provided for a plurality of pages
JP5647722B2 (ja) 半導体装置
US11355191B2 (en) Method for programming a phase-change memory device of differential type, phase-change memory device, and electronic system
TW202340961A (zh) 記憶體裝置及記憶體控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant