CN109994481B - 存储器装置以及存储器装置制造方法 - Google Patents

Abstract

本发明一些实施例揭露一种存储器装置以及存储器装置制造方法。所述存储器装置包含：第一存储器单元，其包含：第一晶体管；第二晶体管；及第一电容器；第二存储器单元，其包含：第三晶体管；第四晶体管；及第二电容器；第三存储器单元，其包含：第五晶体管；第六晶体管；及第三电容器；及第四存储器单元，其包含：第七晶体管；第八晶体管；及第四电容器；其中所述第一电容器的电极、所述第二电容器的电极、所述第三电容器的电极及所述第四电容器的电极电连接到导体。还揭露一种相关联制造方法。

Description

存储器装置以及存储器装置制造方法

技术领域

本发明实施例涉及存储器装置以及存储器装置制造方法。

背景技术

在深亚微米集成电路技术中，非易失性存储器装置由于各种优点已成为风行的储存单元。确切地说，在电力被断开时，保存于非易失性存储器装置中的数据不会丢失。非易失性存储器装置的一个特定实例包含单一浮动栅极以持留与所保存数据相关联的电荷。当经由各种技术节点按比例缩小包含非易失性存储器装置的集成电路时，存储器装置的设计考虑制程集成，例如对准容限及其它因素，导致大的存储器单元大小及低的封装密度。

发明内容

本发明的实施例涉及一种存储器装置，其包括：第一存储器单元，其包含：第一晶体管；第二晶体管；及第一电容器，其耦合到所述第二晶体管；第二存储器单元，其包含：第三晶体管；第四晶体管；及第二电容器，其耦合到所述第四晶体管；第三存储器单元，其包含：第五晶体管；第六晶体管；及第三电容器，其耦合到所述第六晶体管；及第四存储器单元，其包含：第七晶体管；第八晶体管；及第四电容器，其耦合到所述第八晶体管；其中所述第一电容器的电极、所述第二电容器的电极、所述第三电容器的电极及所述第四电容器的电极电连接到导体。

本发明的实施例涉及一种存储器装置，其包括：半导体衬底；所述半导体衬底中的第一导电性类型的第一井区；所述半导体衬底中的不同于所述第一导电性类型的第二导电性类型的第二井区；所述半导体衬底中的所述第一导电性类型的第三井区，其中所述第二井区在所述第一井区与所述第三井区之间；所述半导体衬底上方的第一浮动栅极，从俯视图看所述第一浮动栅极与所述第一井区及所述第二井区重叠；所述半导体衬底上方的第二浮动栅极，从所述俯视图看所述第二浮动栅极与所述第一井区及所述第二井区重叠；所述半导体衬底上方的第三浮动栅极，从所述俯视图看所述第三浮动栅极与所述第三井区及所述第二井区重叠；所述半导体衬底上方的第四浮动栅极，从所述俯视图看所述第四浮动栅极与所述第三井区及所述第二井区重叠。

本发明的实施例涉及一种制造存储器装置的方法，其包括：获得半导体衬底；在所述半导体衬底中形成第一导电性类型的第一井区；在所述半导体衬底中形成第一导电性类型的第二井区；在所述半导体衬底中形成所述第一导电性类型的第三井区；及在所述半导体衬底上方形成多个浮动栅极，其中所述浮动栅极从俯视图看与所述第二井区重叠。

附图说明

当结合附图阅读时，从以下详细描述最佳地理解本揭露的方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，可出于论述清楚起见而任意地增加或减小各种特征的尺寸。

图1是根据本揭露的一些实施例的存储器装置的布局；

图2是根据本揭露的一些实施例的沿线AA'截取的图1的存储器装置的剖面图；

图3是根据本揭露的一些实施例的沿线BB'截取的图1的存储器装置的剖面图；

图4是根据本揭露的一些实施例的存储器装置的布局；及

图5至8说明根据本揭露的各种实施例的在存储器装置的形成中的中间阶段的剖面图。

具体实施方式

以下揭露内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征及第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征及第二特征可能不直接接触的实施例。此外，本揭露可在各种实例中重复参考数字及/或字母。此重复是出于简化及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。

另外，为易于描述，可在本文中使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”及其类似者的空间相对术语以描述一个元件或特征与另一元件或特征的关系，如图中所说明。除图中所描绘的定向以外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解译。

尽管阐述本揭露的广泛范围的数值范围及参数为近似值，但尽可能精确地报告特定实例中所阐述的数值。然而，任何数值均固有地含有由在各别测试量测中所发现的标准偏差必然引起的某些误差。又，如本文中所使用，术语“约”通常意味着在给定值或范围的10％、5％、1％或0.5％以内。替代地，当由所属领域的一般技术人员考虑时，术语“约”意味着在平均值的可接受标准误差内。除在操作/实施例中以外，或除非以其它方式明确指定，否则数值范围、量、值及百分比(诸如，关于本文中所揭露的材料数量、持续时间、温度、操作条件、量的比率及其类似者的那些)中的所有应理解为在所有情况下由术语“约”修饰。因此，除非有相反指示，否则本揭露及所附权利要求书中所阐述的数值参数为可按需要变化的近似值。至少，应根据所报告的有效数位的数字且通过应用一般舍位技术理解每一数值参数。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所揭露的所有范围包含端点。

图1是根据本揭露的一些实施例的存储器装置100的布局。半导体装置100包含至少一个存储器单元。确切地说，例如在图1中展示四个存储器单元101、102、103及104。在图1中的实例配置中，存储器单元101与存储器单元102跨轴线Y彼此对称；存储器单元103与存储器单元104跨轴线Y彼此对称；存储器单元101与存储器单元103跨轴线X彼此对称；存储器单元102与存储器单元104跨轴线X彼此对称。其它布置在各种实施例的范围内。确切地说，存储器单元101及存储器单元102的导电图案通常形成面朝相同方向的两个半弯曲夹具(crimp grip)；且存储器单元103及存储器单元104的导电图案通常形成面朝相同方向的两个半弯曲夹具。

存储器单元101包含导电图案110_1及120_1，以及作用区域图案140及150。导电图案110_1及120_1彼此离散。导电图案110_1(在本文中还被称作浮动栅极FG_1)在作用区域图案140及150上方连续地延伸。导电图案110_1包含至少在作用区域图案140上方的第一部分114_1及至少在作用区域图案150上方的第二部分112_1。导电图案120_1(在本文中还被称作选择器栅极SG_1)在作用区域图案140上方延伸。在至少一个实施例中，导电图案110_1及导电图案120_1属于相同导电材料层。导电图案110_1及导电图案120_1的实例材料为多晶硅。其它材料在各种实施例的范围内。存储器单元101的导电图案110_1及导电图案120_1以及存储器单元102、103及104的对应导电图案(例如，浮动栅极FG_2、FG_3及FG_4)在图1中通过标记“PO”示意性地说明。

作用区域图案140及150彼此离散。作用区域图案140及150以及对应作用区域图案160在本文中还被称作“OD图案”，即，氧化物扩散(OD)区，且在图1中通过标记“OD”示意性地说明。作用区域图案140及150的实例材料包含但不限于掺杂有各种类型的p型掺杂物及/或n型掺杂物的半导体材料。在至少一个实施例中，作用区域图案140及150包含相同类型的掺杂物。在至少一个实施例中，作用区域图案140及150包含不同类型的掺杂物。作用区域图案140及150在对应井区内。在图1中的实例配置中，作用区域图案140在为p型井的井区PW1内，且作用区域图案150在为n型井的井区NW1内。井区的所描述导电性为实例。其它布置在各种实施例的范围内。n型井及p型井在图1中通过对应标记“NW1”、“PW1”及“PW2”示意性地说明。

作用区域图案140具有一种类型的掺杂物，其类型不同于对应井区PW1的掺杂物。举例来说，作用区域图案140包含n型掺杂物，且对应井区PW1包含P型掺杂物。作用区域图案140、井区PW1及在井区PW1上方延伸的导电图案120_1经配置以形成晶体管N1_1，所述晶体管是存储器单元101的选择器晶体管。作用区域图案140、井区PW1及在井区PW1上方延伸的导电图案110_1的第一部分114_1经配置以形成晶体管N2_1，所述晶体管是存储器单元101的储存晶体管。晶体管N1_1及N2_1的实例包含但不限于金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor；MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor；CMOS)晶体管、双极结型晶体管(bipolarjunction transistor；BJT)、高压晶体管、高频晶体管、p沟道及/或n沟道场效晶体管(PFET/NFET)、FinFET及具有升高源极/漏极的平面MOS晶体管，等等。在至少一个实施例中，晶体管N1_1及N2_1是n沟道金属氧化物半导体(NMOS)晶体管。在至少一个实施例中，晶体管N1_1及N2_1是P沟道金属氧化物半导体(PMOS)晶体管。

导电图案110_1的第一部分114_1以及导电图案120_1将作用区域图案140分成区142、144及146。作用区域图案140的区144及146布置于导电图案120_1的相对侧上，且经配置以形成晶体管N1_1的对应漏极D1_1及源极S1_1。晶体管N1_1的栅极G1由导电图案120_1配置。导体SLCL_1布置于导电图案120_1中以提供从晶体管N1_1的栅极G1到选择器线的电连接，以用于编程及/或读取存储器单元101。导体SL_1(在本文中还被称作源极线SL_1)布置于区146中以提供从晶体管N1_1的源极S1_1到源极线的电连接，以用于编程及/或读取存储器单元101。

作用区域图案140的区142及144布置于导电图案110_1的第一部分114_1的相对侧上，且经配置以形成晶体管N2_1的对应漏极D2_1及源极S2_1。晶体管N2_1的栅极G2是由导电图案110_1的第一部分114_1配置的浮动栅极。导体BL_1(在本文中还被称作位线BL_1)布置于区142中以提供从晶体管N2_1的漏极D2_1到位线的电连接，以用于编程及/或读取存储器单元101。作用区域图案140的区144布置于晶体管N1_1及N2_1的栅极G1及G2之间，且经配置以形成晶体管N1_1的漏极D1_1及晶体管N2_1的源极S2_1两者。结果，晶体管N1_1与晶体管N2_1串联耦合。

作用区域图案150具有与对应井区NW1相同类型的掺杂物。举例来说，作用区域图案150及对应井区NW1两者皆包含n型掺杂物。具有相同类型的掺杂物的作用区域图案150及井区NW1经配置以形成电容器CWL_1的第一电极。电容器CWL_1的第二电极由在作用区域图案150及井区NW1上方延伸的第二部分112_1配置。在确定电容器CWL_1的电容的重叠区域中第二部分112_1与作用区域图案150及井区NW1重叠。导体WL(在本文中还被称作字线WL)布置于作用区域图案150中以提供从电容器CWL_1的第一电极到字线的电连接，以用于读取及/或编程存储器单元101。存储器单元101的导体SLCL_1、SL_1、BL_1、WL以及存储器单元102、103及104的对应导体(例如，SLCL_2、BL_2、SLCL_3、SL_2、BL_3、SLCL_4及BL_4)在图1中通过标记“CT”示意性地说明。在图1中的实例配置中，井区PW1与井区NW1共享边界。

如上文所提及，根据示范性实施例，存储器单元101与存储器单元102关于轴线Y彼此对称；存储器单元103与存储器单元104跨轴线Y彼此对称；存储器单元101与存储器单元103跨轴线X彼此对称；存储器单元102与存储器单元104跨轴线X彼此对称。存储器单元102的导电图案110_2及120_2可跨轴线Y与存储器单元101的导电图案110_1及120_1对称。存储器单元103的导电图案110_3及120_3可跨轴线X与存储器单元101的导电图案110_1及120_1对称。存储器单元104的导电图案110_4及120_4可跨轴线X与存储器单元102的导电图案110_2及120_2对称。存储器单元103的导电图案110_3及120_3可跨轴线Y与存储器单元104的导电图案110_4及120_4对称。

存储器单元102的导体SLCL_2及BL_2可跨轴线Y与存储器单元101的导体SLCL_1及BL_1对称。存储器单元103的导体SLCL_3及BL_3可跨轴线X与存储器单元101的导体SLCL_1及BL_1对称。存储器单元104的导体SLCL_4及BL_4可跨轴线X与存储器单元102的导体SLCL_2及BL_2对称。存储器单元103的导体SLCL_3及BL_3可跨轴线Y与存储器单元104的导体SLCL_4及BL_4对称。

井区PW1由存储器单元101及102共享。确切地说，井区PW1从存储器单元101连续地延伸到存储器单元102而不通过例如隔离结构分离。作用区域图案140、井区PW1及在井区PW1上方延伸的导电图案120_2经配置以形成晶体管N1_2，所述晶体管是存储器单元102的选择器晶体管。在一些实施例中，导体SL_1可安置于存储器单元101及102之间且由其共享以提供从晶体管N1_1的源极S1_1及晶体管N1_2的源极S1_2到源极线的电连接。换句话说，晶体管N1_1的源极S1_1及晶体管N1_2的源极S1_2电耦合到彼此。此外，作用区域图案140、井区PW1及在井区PW1上方延伸的导电图案110_2经配置以形成晶体管N2_2，所述晶体管是存储器单元102的储存晶体管。

以类似方式，井区PW2由存储器单元103及104共享。确切地说，井区PW2从存储器单元103连续地延伸到存储器单元104而不通过例如隔离结构分离。作用区域图案160、井区PW2及在井区PW2上方延伸的导电图案120_3经配置以形成晶体管N1_3，所述晶体管是存储器单元103的选择器晶体管。作用区域图案160、井区PW2及在井区PW2上方延伸的导电图案120_4经配置以形成晶体管N1_4，所述晶体管是存储器单元104的选择器晶体管。在一些实施例中，导体SL_2可安置于存储器单元103及104之间且由其共享以提供从晶体管N1_3的源极S1_3及晶体管N1_4的源极S1_4到源极线的电连接。换句话说，晶体管N1_3的源极S1_3及晶体管N1_4的源极S1_4电耦合到彼此。此外，作用区域图案160、井区PW2及在井区PW2上方延伸的导电图案110_3经配置以形成晶体管N2_3，所述晶体管是存储器单元103的储存晶体管。作用区域图案160、井区PW2及在井区PW2上方延伸的导电图案110_4经配置以形成晶体管N2_4，所述晶体管是存储器单元104的储存晶体管。

如图1中所展示，井区NW1由存储器单元101、102、103及104共享。确切地说，井区NW1从存储器单元101连续地延伸到存储器单元102、103及104而不通过例如隔离结构分离。在确定存储器单元102的电容器CWL_2的电容的重叠区域中第二部分112_2与作用区域图案150及井区NW1重叠。在确定存储器单元103的电容器CWL_3的电容的重叠区域中第二部分112_3与作用区域图案150及井区NW1重叠。在确定存储器单元104的电容器CWL_4的电容的重叠区域中第二部分112_4与作用区域图案150及井区NW1重叠。电容器CWL_1的第一电极由作用区域图案150及井区NW1形成，如上文所提及。由于井区NW1由电容器CWL_1、CWL_2、CWL_3及CWL_4共享。因此，电容器CWL_1的第一电极可同样由电容器CWL_1、CWL_2、CWL_3及CWL_4共享。

导体WL(在本文中还被称作字线WL)布置于作用区域图案150中以提供从电容器CWL_1、CWL_2、CWL_3及CWL_4的第一电极到字线的电连接，以用于读取及/或编程存储器单元101、102、103及104。电容器CWL_2的第二电极由在作用区域图案150及井区NW1上方延伸的第二部分112_2配置。电容器CWL_3的第二电极由在作用区域图案150及井区NW1上方延伸的第二部分112_3配置。电容器CWL_4的第二电极由在作用区域图案150及井区NW1上方延伸的第二部分112_4配置。由于导体WL由存储器单元101、102、103及104共享，因此导体WL可经配置以处于轴线X与轴线Y的相交处。

图2是根据本揭露的一些实施例的沿线AA'截取的图1的存储器装置100的剖面图。存储器装置100包含半导体衬底202。半导体衬底202的实例材料包含但不限于硅锗(SiGe)、砷化镓或其它合适的半导体材料。在至少一个实施例中，半导体衬底202为P型衬底。具体地说，井区PW1、NW1及PW2在半导体衬底202中，且仅井区PW1展示于图2中。作用区域图案140在井区PW1中。作用区域图案140包含具有n型掺杂物的区142、144、146、147及148。浮动栅极FG_1的第一部分114_1及浮动栅极FG_2的第一部分114_2在井区PW1上方。选择器栅极SG_1及SG_2还在井区PW1上方。浮动栅极FG_1及FG_2以及选择器栅极SG_1及SG_2属于相同导电层，所述导电层在至少一个实施例中包含在半导体衬底202上方的单一多晶硅层。在一些实施例中，栅极氧化物层206可在半导体衬底202与单一多晶硅层之间，且浮动栅极FG_1及FG_2以及选择器栅极SG_1及SG_2可进一步包含栅极间隔件(或侧壁间隔件)208。区142耦合到位线BL_1；区146耦合到源极线SL_1；且区148耦合到位线BL_2。

栅极氧化物层206的实例材料包含但不限于高k介电层、界面层及/或其组合。用于高k介电层的实例材料包含但不限于氮化硅、氮氧化硅、氧化铪(HfO2)、铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化钛(HfTiO)、铪氧化锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2→Al2O3)合金、其它合适的高k介电材料及/或其组合。在一些实施例中，存储器装置100进一步包含安置于互连结构212内的多个金属层。

图3是根据本揭露的一些实施例的沿线BB'截取的图1的存储器装置100的剖面图。井区PW1、NW1及PW2在半导体衬底202中，如图3中所展示。作用区域图案140在井区PW1中；作用区域图案150在井区NW1中；且作用区域图案160在井区PW2中。作用区域图案140、150及160包含n型掺杂物。浮动栅极FG_2的第二部分112_2及浮动栅极FG_4的第二部分112_4在井区NW1上方。浮动栅极FG_2及FG_4属于相同导电层，所述导电层在至少一个实施例中包含在半导体衬底202上方的单一多晶硅层。在一些实施例中，栅极氧化物层206可在半导体衬底202与单一多晶硅层之间，且浮动栅极FG_2及FG_4可进一步包含栅极间隔件(或侧壁间隔件)208。在一些实施例中，存储器装置100进一步包含互连结构212。在一或多个实施例中，诸如浅沟槽隔离(STI)区的隔离结构302可形成于井区PW1与井区NW1之间及/或井区PW2与井区NW1之间。

图4是根据本揭露的一些实施例的存储器装置400的布局。存储器装置400由四个存储器装置100_1、100_2、100_3及100_4构成。存储器装置100_1、100_2、100_3及100_4中的每一者与图1的存储器装置100基本上相同。四个存储器装置100_1、100_2、100_3及100_4是以2×2存储器装置阵列进行布置。存储器装置100_1及100_2共享井区PW1、NW1及PW2。存储器装置100_1的作用区域图案140与存储器装置100_2的作用区域图案170彼此离散。存储器装置100_1的作用区域图案160与存储器装置100_2的作用区域图案180彼此离散。确切地说，存储器装置100_1及100_2共享井区NW1。换句话说，井区NW1跨越存储器装置100_1及100_2连续地延伸而不由任何隔离结构划分。

存储器装置100_3及100_4共享井区PW3、NW2及PW4。存储器装置100_3的作用区域图案240与存储器装置100_4的作用区域图案270彼此离散。存储器装置100_3的作用区域图案260与存储器装置100_4的作用区域图案280彼此离散。确切地说，存储器装置100_3及100_4共享井区NW2。换句话说，井区NW2跨越存储器装置100_3及100_4连续地延伸而不由任何隔离结构划分。此外，栅极FG_1至FG_16及SG_1至SG_16彼此离散。在各种实施例中，存储器装置可沿任何方向进一步延伸。

图5至8说明根据本揭露的各种实施例的在存储器装置100的形成中的中间阶段的剖面图。图5至8中的每一者包含存储器装置100的两个剖面图。在图5至8左侧的剖面图表示在形成图2的剖面图中的中间阶段。在图5至8右侧的剖面图表示在形成图3的剖面图中的中间阶段。

参看图5，提供半导体衬底202。半导体衬底202包含形成于衬底中的隔离结构302以分离待形成的各种装置。形成隔离结构302可包含在半导体衬底202中蚀刻沟槽及通过诸如氧化硅、氮化硅或氮氧化硅的绝缘体材料填充所述沟槽。填充的沟槽可具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬层。在一个实施例中，可使用诸如以下的制程序列产生隔离结构302：生长衬垫氧化物；形成低压化学气相沉积(LPCVD)氮化物层；使用光阻及掩模图案化开口；在衬底中蚀刻沟槽；视情况生长热氧化物沟槽衬层以改进沟槽界面；用CVD氧化物填充沟槽；使用化学机械平坦化(CMP)以回蚀。

在图6中，诸如井区PW1、NW1及PW2的各种掺杂区形成于半导体衬底202中。如图6中所展示，隔离结构302在井区PW1、NW1及PW2之间以提供井区PW1与NW1之间及井区PW2与NW1之间的足够间隔。参看图7，浮动栅极FG_1至FG_4及选择器栅极SG_1至SG_4可在同一处理程序中同时形成。包含具有n型掺杂物的区140(包含区142、144、146、147及148)、150及160的各种经掺杂特征通过诸如一或多次离子植入的适当技术形成于半导体衬底202中。在一些实施例中，区140、150及160可包含与相关联的栅极堆叠216基本上对准的轻微掺杂区及与相关联的栅极间隔件208基本上对准的重度掺杂区。在进一步的实施例中，可首先通过离子植入以少掺杂剂量形成轻微掺杂区。此后，通过介电质沉积及等离子蚀刻形成栅极间隔件208。接着，通过离子植入以大掺杂剂量形成重度掺杂区。

参看图8，层间介电质(ILD)层210形成于半导体衬底202以及浮动栅极FG_1至FG_4及选择器栅极SG_1至SG_4上。通过诸如化学气相沉积(CVD)的合适技术形成ILD层210。举例来说，可实施高密度等离子CVD以形成ILD层210。ILD层210在半导体衬底202上形成至高于浮动栅极FG_1至FG_4及选择器栅极SG_1至SG_4的顶表面的水平，使得浮动栅极FG_1至FG_4及选择器栅极SG_1至SG_4被嵌入。在各种实施例中，ILD层210包含氧化硅、低k介电材料(介电常数小于约3.9(热氧化硅的介电常数)的介电材料)。

在一个实施例中，将化学机械抛光(CMP)制程进一步应用于ILD层210以平坦化ILD层210的顶表面。可调整CMP制程的包含浆料化学品及抛光压力的处理条件及参数以部分地移除及平坦化ILD层210。接下来，可通过光刻制程及包含一或多个蚀刻步骤的蚀刻制程在ILD层210中形成与各种接点区及/或栅极堆叠对准的多个接触孔。应用蚀刻制程以蚀刻ILD层210，从而暴露接点区及/或栅极堆叠。接着用一或多种金属填充接触孔，得到导体BL_1、SL_1及BL_2。在一个实施例中，钨、铜或铝可用以填入接触孔中。金属沉积可使用物理气相沉积(PVD)、镀覆或其组合。可应用另一CMP制程以移除形成于ILD层210上的过多金属层。

接下来，互连结构212形成于ILD层210上。互连结构212可包含诸如常规通孔或接点的竖直互连件及诸如金属线的水平互连件。互连结构212可实施包含铜、钨及/或硅化物的各种导电材料。在一个实例中，镶嵌制程用以形成铜相关互连结构212。尽管描述了存储器装置及存储器装置形成，但在不脱离本揭露的范围的情况下，可存在其它替代例及实施例。

本揭露的一些实施例提供一种存储器装置，其包含：第一存储器单元，其包含：第一晶体管；第二晶体管；及第一电容器，其耦合到所述第二晶体管；第二存储器单元，其包含：第三晶体管；第四晶体管；及第二电容器，其耦合到所述第四晶体管；第三存储器单元，其包含：第五晶体管；第六晶体管；及第三电容器，其耦合到所述第六晶体管；及第四存储器单元，其包含：第七晶体管；第八晶体管；及第四电容器，其耦合到所述第八晶体管；其中所述第一电容器的电极、所述第二电容器的电极、所述第三电容器的电极及所述第四电容器的一电极电连接到导体。

本揭露的一些实施例提供一种存储器装置，其包含：半导体衬底；所述半导体衬底中的第一导电性类型的第一井区；所述半导体衬底中的不同于所述第一导电性类型的第二导电性类型的第二井区；所述半导体衬底中的所述第一导电性类型的第三井区，其中所述第二井区在所述第一井区与所述第三井区之间；所述半导体衬底上方的第一浮动栅极，所述第一浮动栅极从俯视图看与所述第一井区及所述第二井区重叠；所述半导体衬底上方的第二浮动栅极，从所述俯视图看所述第二浮动栅极与所述第一井区及所述第二井区重叠；所述半导体衬底上方的第三浮动栅极，从所述俯视图看所述第三浮动栅极与所述第三井区及所述第二井区重叠；及所述半导体衬底上方的第四浮动栅极，从所述俯视图看所述第四浮动栅极与所述第三井区及所述第二井区重叠。

本揭露的一些实施例提供一种制造存储器装置的方法，其包含：获得半导体衬底；在所述半导体衬底中形成第一导电性类型的第一井区；在所述半导体衬底中形成第一导电性类型的第二井区；在所述半导体衬底中形成所述第一导电性类型的第三井区；及在所述半导体衬底上方形成多个浮动栅极，其中所述浮动栅极从俯视图看与所述第二井区重叠。

前文概述数个实施例的特征，使得所属领域的技术人员可较佳地理解本揭露的方面。所属领域的技术人员应了解，其可易于使用本揭露作为设计或修改用于进行本文中所引入的实施例的相同目的及/或达成相同优点的其它制程及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中进行各种改变、替代及更改。

符号说明

100 存储器装置

100_1 存储器装置

100_2 存储器装置

100_3 存储器装置

100_4 存储器装置

101 存储器单元

102 存储器单元

103 存储器单元

104 存储器单元

110_1 导电图案

110_2 导电图案

110_3 导电图案

110_4 导电图案

112_1 第二部分

112_2 第二部分

112_3 第二部分

112_4 第二部分

114_1 第一部分

114_2 第一部分

120_1 导电图案

120_2 导电图案

120_3 导电图案

120_4 导电图案

140 作用区域图案

142 区

144 区

146 区

147 区

148 区

150 作用区域图案

160 作用区域图案

170 作用区域图案

180 作用区域图案

202 半导体衬底

206 栅极氧化物层

208 栅极间隔件(或侧壁间隔件)

210 层间介电质(ILD)层

212 互连结构

216 栅极堆叠

240 作用区域图案

260 作用区域图案

270 作用区域图案

280 作用区域图案

302 隔离结构

400 存储器装置

BL_1 导体/位线

BL_2 导体/位线

BL_3 导体

BL_4 导体

CWL_1 电容器

CWL_2 电容器

CWL_3 电容器

CWL_4 电容器

FG_1 浮动栅极

FG_2 浮动栅极

FG_3 浮动栅极

FG_4 浮动栅极

FG_5 栅极

FG_6 栅极

FG_7 栅极

FG_8 栅极

FG_9 栅极

FG_10 栅极

FG_11 栅极

FG_12 栅极

FG_13 栅极

FG_14 栅极

FG_15 栅极

FG_16 栅极

N1_1 晶体管

N1_2 晶体管

N1_3 晶体管

N1_4 晶体管

N2_1 晶体管

N2_2 晶体管

N2_3 晶体管

N2_4 晶体管

NW1 井区

NW2 井区

PW1 井区

PW2 井区

PW3 井区

PW4 井区

SG_1 选择器栅极

SG_2 选择器栅极

SG_3 选择器栅极

SG_4 选择器栅极

SG_5 栅极

SG_6 栅极

SG_7 栅极

SG_8 栅极

SG_9 栅极

SG_10 栅极

SG_11 栅极

SG_12 栅极

SG_13 栅极

SG_14 栅极

SG_15 栅极

SG_16 栅极

SL_1 导体/源极线

SL_2 导体

SLCL_1 导体

SLCL_2 导体

SLCL_3 导体

SLCL_4 导体

WL 导体/字线

Claims (20)

1.一种存储器装置，其包括：

第一存储器单元，其包含：

第一晶体管；

第二晶体管，包含漏极，所述漏极耦合至用以读取所述第一储存器单元的第一位线；及

第一电容器，其耦合到所述第二晶体管；

第二存储器单元，其包含：

第三晶体管，其耦合到所述第一晶体管；

第四晶体管，包含漏极，所述漏极耦合至用以读取所述第二储存器单元的第二位线；及

第二电容器，其耦合到所述第四晶体管；

第三存储器单元，其包含：

第五晶体管；

第六晶体管，包含漏极，所述漏极耦合至用以读取所述第三储存器单元的第三位线；及

第三电容器，其耦合到所述第六晶体管；及

第四存储器单元，其包含：

第七晶体管，其耦合到所述第五晶体管；

第八晶体管，包含漏极，所述漏极耦合至用以读取所述第四储存器单元的第四位线，其中所述第一位线、所述第二位线、所述第三位线及所述第四位线相互不同；及

第四电容器，其耦合到所述第八晶体管；

其中所述第一电容器的电极、所述第二电容器的电极、所述第三电容器的电极及所述第四电容器的电极电连接到相同的导体。

2.根据权利要求1所述的存储器装置，其中所述第一存储器单元与所述第二存储器单元跨其间的第一轴线彼此对称，所述第三存储器单元与所述第四存储器单元跨其间的所述第一轴线彼此对称，所述第一存储器单元与所述第三存储器单元跨其间的第二轴线彼此对称，且所述第二存储器单元与所述第四存储器单元跨其间的所述第二轴线彼此对称。

3.根据权利要求2所述的存储器装置，其中所述第一电容器包含第一浮动栅极的第一部分及第一导电性类型的第一井区的至少一部分，所述第二电容器包含第二浮动栅极的第一部分及所述第一井区的至少一部分，所述第三电容器包含第三浮动栅极的第一部分及所述第一井区的至少一部分，且所述第四电容器包含第四浮动栅极的第一部分及所述第一所述井区的至少一部分。

4.根据权利要求3所述的存储器装置，其中所述第一井区在其中不具有介于所述第一电容器、所述第二电容器、所述第三电容器及所述第四电容器中的任两者之间的隔离结构。

5.根据权利要求4所述的存储器装置，其中所述导体处于所述第一轴线与所述第二轴线的相交处。

6.根据权利要求5所述的存储器装置，其中所述第一晶体管包含第一选择器栅极及不同于所述第一导电性类型的第二导电性类型的第二井区的至少一部分，所述第三晶体管包含第二选择器栅极及所述第二井区的至少一部分，所述第五晶体管包含第三选择器栅极及所述第二导电性类型的第三井区的至少一部分，且所述第七晶体管包含第四选择器栅极及所述第三井区的至少一部分。

7.根据权利要求6所述的存储器装置，其中所述第二晶体管包含所述第一浮动栅极的第二部分及所述第二井区的至少一部分，所述第四晶体管包含所述第二浮动栅极的第二部分及所述第二井区的至少一部分，所述第六晶体管包含所述第三浮动栅极的第二部分及所述第三井区的至少一部分，且所述第八晶体管包含所述第四浮动栅极的第二部分及所述第三井区的至少一部分。

8.根据权利要求7所述的存储器装置，其进一步包括：

所述第一井区与所述第二井区之间的第一隔离结构；及

所述第一井区与所述第三井区之间的第二隔离结构。

9.根据权利要求7所述的存储器装置，其中所述第一晶体管串联耦合到所述第二晶体管，所述第三晶体管串联耦合到所述第四晶体管，所述第五晶体管串联耦合到所述第六晶体管，且所述第七晶体管串联耦合到所述第八晶体管。

10.一种存储器装置，其包括：

半导体衬底；

所述半导体衬底中的第一导电性类型的第一井区；

所述半导体衬底中的不同于所述第一导电性类型的第二导电性类型的第二井区，其中所述第二井区电连接至同一字线；

所述半导体衬底中的所述第一导电性类型的第三井区，其中所述第二井区在所述第一井区与所述第三井区之间；

所述半导体衬底上方的第一浮动栅极，从俯视图看所述第一浮动栅极与所述第一井区及所述第二井区重叠；

所述半导体衬底上方的第二浮动栅极，从所述俯视图看所述第二浮动栅极与所述第一井区及所述第二井区重叠；

所述半导体衬底上方的第三浮动栅极，从所述俯视图看所述第三浮动栅极与所述第三井区及所述第二井区重叠；

所述半导体衬底上方的第四浮动栅极，从所述俯视图看所述第四浮动栅极与所述第三井区及所述第二井区重叠；

所述半导体衬底上方的第一选择器栅极，从所述俯视图看所述第一选择器栅极与所述第一井区重叠；

所述半导体衬底上方的第二选择器栅极，从所述俯视图看所述第二选择器栅极与所述第一井区重叠，其中所述第一选择器栅极与所述第二选择器栅极设置于所述第一浮动栅极与所述第二浮动栅极之间；及

所述第一井区中的所述第二导电性类型的第一作用区域中的第一区与第二区，从所述俯视图看所述第一区邻接所述第一浮动栅极，所述第二区邻接所述第二浮动栅极，以及所述第一区电连接至第一位线，所述第二区电连接至不同于所述第一位线的第二位线。

11.根据权利要求10所述的存储器装置，其进一步包括：

所述半导体衬底上方的第三选择器栅极，从所述俯视图看所述第三选择器栅极自与所述第三井区重叠；及

所述半导体衬底上方的第四选择器栅极，从所述俯视图看所述第四选择器栅极与所述第三井区重叠。

12.根据权利要求10所述的存储器装置，其进一步包括：

所述第一井区与所述第二井区之间的第一隔离结构；及

所述第二井区与所述第三井区之间的第二隔离结构。

13.根据权利要求10所述的存储器装置，其进一步包括：

所述第二井区中的所述第二导电性类型的第二作用区域；及

所述第三井区中的所述第二导电性类型的第三作用区域。

14.根据权利要求11所述的存储器装置，其中所述第一浮动栅极、所述第二浮动栅极、所述第三浮动栅极、所述第四浮动栅极、所述第一选择器栅极、所述第二选择器栅极、所述第三选择器栅极及所述第四选择器栅极彼此离散。

15.根据权利要求13所述的存储器装置，其中在确定第一电容器的电容的第一重叠区域中所述第一浮动栅极与所述第二作用区域重叠，在确定第二电容器的电容的第二重叠区域中所述第二浮动栅极与所述第二作用区域重叠，在确定第三电容器的电容的第三重叠区域中所述第三浮动栅极与所述第二作用区域重叠，且在确定第四电容器的电容的第四重叠区域中所述第四浮动栅极与所述第二作用区域重叠。

16.根据权利要求15所述的存储器装置，其中所述第一浮动栅极经配置为所述第一电容器的第一电极，所述第二浮动栅极经配置为所述第二电容器的第一电极，所述第三浮动栅极经配置为所述第三电容器的第一电极，所述第四浮动栅极经配置为所述第四电容器的第一电极。

17.根据权利要求16所述的存储器装置，其中所述第二作用区域经配置为所述第一电容器、所述第二电容器、所述第三电容器及所述第四电容器的第二电极。

18.一种制造存储器装置的方法，其包括：

获得半导体衬底；

在所述半导体衬底中形成第一导电性类型的第一井区；

在所述半导体衬底中形成第二导电性类型的第二井区；

电连接整个所述第二井区至同一导体；

在所述半导体衬底中形成所述第一导电性类型的第三井区；

在所述半导体衬底上方形成第一浮动栅极、第二浮动栅极、第三浮动栅极、第四浮动栅极、第一选择器栅极及第二选择器栅极，其中所述第一浮动栅极、第二浮动栅极、第三浮动栅极及第四浮动栅从俯视图看与所述第二井区重叠，

电连接所述第一井区中的第一作用区域中的第一区至第一位线，其中所述第一区邻接所述第一浮动栅极；及

电连接所述第一井区中的所述第一作用区域中的第二区至不同于所述第一位线的第二位线，其中所述第二区邻接所述第二浮动栅极。

19.根据权利要求18所述的方法，其进一步包括：

在所述半导体衬底上方形成第三选择器栅极与第四选择器栅极。

20.根据权利要求19所述的方法，其进一步包括：

在所述半导体衬底上方形成互连结构。

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