CN109951186A - 一种基于数字锁相环的扫频信号源 - Google Patents

Abstract

本发明公开了一种基于数字锁相环的扫频信号源。扫频信号源在信号处理和测试端口网络中其有广泛的应用，扫频源系统的稳定性和准确性直接影响到被测信号的准确程度。本发明基于鉴相器芯片和压控振荡器及变容二极管等构成数字锁相环。产生可数控输出在80MHz至118MHz的方波，从而实现可软件控制的扫频输出单元。发明采用ARM为核心处理器，通过SPI接口与鉴相器芯片进行连接通信。在人机界面的控制下，设定扫频参数，控制鉴相器芯片扫频输出。压控振荡器经过低通滤波器和自动增益控制PGA得到最终的扫频输出，输出扫频信号稳定。扫频信号源系统基于DPLL为理论基础可以结合DPLL的优势，减少模拟器件的数量和调试难度。相对于传统的扫频信号源减少了相对的体积和提高其自动化程度。利用DPLL相对于DDS提高了精度、反应速度，同时大大降低了成本。

Description

一种基于数字锁相环的扫频信号源

技术领域

本发明属于仪器仪表领域，具体涉及一种基于数字锁相环的扫频信号源。大多作为测试而设计的，强调信号的连续变化。其应用范围可以实现作为高速的雷达的扫描测试；或者应用于在作为的无源的容(感)性传感器信号检测等。

背景技术

扫频信号源在信号处理以及有源或者无源网络当中有相当广泛的应用，同时也是在扫频仪、频谱分析仪当中是其重要组成部分。扫频信号源的输出信号的准确性会直接影响到相对应的信号和系统。扫频信号源系统基于DPLL为理论基础可以结合DPLL的优势，减少模拟器件的数量和调试难度。相对于传统的扫频信号源减少了相对的体积和提高其自动化程度。利用DPLL相对于DDS提高了精度、反应速度、同时大大降低了成本。

发明内容

本发明是基于DPLL的扫频信号源系统设计。在设计中需要设计一个简易的频率在90M-110MHz范围内的扫频信号源的系统。设计指标如下：

1.频率范围90-110M；

2.频率步进100kHz；

3.输出电压幅度10-100mV可调。

4.在整个频率范围内可自动扫描；扫描时间可调；可手动扫描设置频率等；

5.数字人机接口设置扫描参数。

具体实施方式

1、整体设计方案

基于数字鉴相器与MCU的可编程性和可移植性等考虑，改变频率的控制字由数字系统完成，通过控制字的改变进行控制。VCO部分通过模拟部分进行完成其在于完成对应指标。模拟滤波和自动增益，环路滤波等由模拟系统电路完成。

基于显示部分和人机交互的特殊性等考虑，数据信号和彩晶对应部分等的由对应的MCU中完成，同时相对的SPI协议处理也由MCU完成。

按键端给出具体信号送到MCU内进行处理，MCU将数据处理完成后的信号通过SPI通信发给数字PD，数字PD通过读对应SPI中的数据位，将所在数据位中的R寄存器和N寄存器的所在值分别写入相应数值，通过寄存器变化改变输出变化量。变化程度通过环路滤波器进行纹波滤除后，其直流量改变变容二极管的容值，通过容值和电感值调节频率范围。通过压控振荡器进行输出对应频率正弦，同时将输出反馈给PD。若返回相同相位则证明输出频率为锁定频率，不同则继续改变数字PD输出直至相位差为0°为止。输出通过带通滤波器进行滤波，滤波后经过程控放大滤波输出。最后使不同频率的输出信号等幅。通过控制数字输出寄存器数值的改变来改变频率。整体框图如图1所示。

2、硬件电路的设计

数字鉴相器作为数字锁相环的核心组成部分，其决定整个系统的实现。ADF4002是ADI公司的一款鉴相器器件。该芯片内置4个24位寄存器，可以实现400M的鉴相输出。综上所述，ADF4002这款芯片完全能满足本设计的需求。在环路滤波器前，为了尽可能增大频率输出。所以其鉴相器电路再设计过程中需要对减小毛刺和信道干扰对数据解调的影响，就需要对绘制的Layout做出处理。附录所示，为绘制的PCB所做的处理。对其进行蛇形走线，大面积敷铜。滤波器件距离主要器件非常接近。如图2所示为ADF4002的基本结构原理图。

3、软件程序设计

MCU主要使用具有结构简单、表达方式灵活、程序执行效率高、适用范围广、便于修改的非标准C语言。一般的MCU软件的开发环境可以选择keilμVIsion5平台。其运行环境操作简单，编译器对C语言优化很好，适合项目开发。

本设计MCU选择M0系列ARM——M0516LBN，芯片为32位，由台湾新唐公司生产研发。其内部集成有多个PWM定时器、D/A转换器、模拟比较器、A\D转换器等结构。满足设计的软件要求。其通信协议可选择外部总线SPI完成。

MCU初始化完成后，对ADF4002进行初始化。通过读按键是否改变扫频源参数。设定参数后，通过SPI设置ADF4002输出，设置步进延时等。检测是否到最大范围，若到设定范围返回读按键。没有达到返回ADF4002输出。数字鉴相器通过从MCU接收到信号后，对信号进行寄存，计算相应的频率并发送相应输出的电压通过LF后给VCO进行输出对应频率。主程序流程图如图3所示。

附图说明

图1为一种基于数字锁相环的扫频信号源的整体设计方案；

图2为一种基于数字锁相环的扫频信号源的硬件电路设计；

图3为一种基于数字锁相环的扫频信号源的主程序流程图。

Claims (4)

1.一种基于数字锁相环的扫频信号源，其特征在于并对像本振源模块、本振源传输模块、自动增益模块；通过数字控制相应的频率控制字去对初始晶体频率信号进行计算然后输出相对应的直流信号。使所要频率在VCO中进行变化，这时VCO发送的波形就与鉴相器接收到的波形就是一致，再经过RF输出至程控增益放大器，就可以输出相对应的扫频信号了。通过这种方式就将DPLL与传统的扫频信号源构建起了一座通道，使它们的核心结构统一。按键端给出具体信号送到MCU内进行处理，MCU将数据处理完成后的信号通过SPI通信发给数字PD，数字PD通过读对应SPI中的数据位，将所在数据位中的R寄存器和N寄存器的所在值分别写入相应数值，通过寄存器变化改变输出变化量。变化程度通过环路滤波器进行纹波滤除后，其直流量改变变容二极管的容值，通过容值和电感值调节频率范围。通过压控振荡器进行输出对应频率正弦，同时将输出反馈给PD。若返回相同相位则证明输出频率为锁定频率，不同则继续改变数字PD输出直至相位差为0°为止。输出通过带通滤波器进行滤波，滤波后经过程控放大滤波输出。最后使不同频率的输出信号等幅。通过控制数字输出寄存器数值的改变来改变频率。

2.根据权利要求1所述的本振源模块采用DPLL作为本振源实现扫频信号源，采用ADI公司生产的ADF4002频率合成器PLL，其具有400MHz带宽，低噪声数字鉴频鉴相器，需要外接压控振荡器来实现锁相过程。

3.根据权利要求1所述的本振源传输模块采用利用DPLL其内部集成压控振荡器(VCO)，电路形式简单，只需调节外部电感来实现输出中心频率的调节在频带范围符合要求，且由于内部集成了变容二极管使电路形式变得简单，调节外部电感调节振荡频率范围。

4.根据权利要求1所述的自动增益模块采用AGC自动增益控制电路和π型衰减网络。自动增益控制电路使用VCA821和反馈电路组成。使用电阻分压网络为自动增益控制电路提供可变的控制电压。这样就能够解决锁相环输出幅度随频率变化的问题。还可以调节输出范围以满足后端电路要求。