CN109949852B - 半导体器件和包括该半导体器件的半导体系统 - Google Patents

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Abstract

公开了一种半导体器件和包括该半导体器件的半导体系统。所述半导体系统包括：第一半导体器件，其具有存储区，所述第一半导体器件被配置为将所述存储区的可靠性信息输出到外部；以及第二半导体器件，其被配置为基于所述可靠性信息来控制所述第一半导体器件。

Description

半导体器件和包括该半导体器件的半导体系统
相关申请的交叉引用
本申请要求2017年12月20日提交的申请号为10-2017-0176239的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件和包括该半导体器件的半导体系统。具体地，本实施例涉及一种用于在半导体器件中生成特定信息并将特定信息发送到外部设备的技术。
背景技术
包括存储器的半导体器件与处理器(例如，中央处理单元(CPU)、应用处理器(AP)或图形处理单元(GPU))组合，使得所得的半导体器件广泛用于各种领域。在半导体器件的制造工艺中部件中可能发生缺陷或故障，或者半导体器件在产品使用过程中可能劣化，导致半导体器件的可靠性降低。
保证半导体器件的可靠性对于处理器的正确操作是重要的。
发明内容
本公开的各种实施例致力于提供一种半导体器件和包括该半导体器件的半导体系统，所述半导体器件基本上消除了由于现有技术的限制和缺点导致的一个或多个问题。
本公开的一个实施例涉及一种用于允许半导体器件提供其自身可靠性信息的技术，从而保证半导体器件的可靠性。
根据本公开的一个实施例，一种半导体系统包括：第一半导体器件，其具有存储区，所述第一半导体器件被配置为将所述存储区的可靠性信息输出到外部；以及第二半导体器件，其被配置为基于所述可靠性信息来控制所述第一半导体器件。
根据本公开的另一个实施例，一种半导体器件包括：存储区；以及可靠性测量电路，其被配置为测量所述存储区的可靠性，并将测量的可靠性信息输出到外部。
根据本公开的另一个实施例，一种半导体器件包括：存储区；故障地址检测器，其被配置为检测所述存储区的至少一个故障地址，并且将检测到的至少一个故障地址输出到外部；警告信号生成器，其被配置为基于所述至少一个故障地址的数量生成警告信号，并且将所述警告信号输出到外部；以及劣化检测器，其被配置为检测所述存储区的劣化程度，并且将表示所述存储区的劣化程度的劣化信息输出到外部。
应当理解的是，本公开的前述总体描述和以下详细描述都是示例性和解释性的，并且旨在提供对要求保护的本发明的进一步说明。
附图说明
当结合所附附图考虑时，通过参考以下详细描述，本公开的以上和其它特征和优点将变得显而易见，其中：
图1是图示了根据本公开的一个实施例的半导体系统的图。
图2是图示了根据本公开的一个实施例的半导体器件的图。
图3是图示了根据本公开的一个实施例的劣化检测器的电路图。
图4示出了根据本公开的实施例的振荡信号的波形图。
图5是图示了根据本公开的一个实施例的半导体控制器件的框图。
图6是图示了根据本公开的一个实施例的操作速度控制器的操作的概念图。
图7是图示了根据本公开的一个实施例的信号的时序图。
图8图示了根据本公开的一个实施例的半导体控制器件的存储器分配电路的操作。
图9是描述了根据本公开的一个实施例的与劣化检测相关联的半导体系统的操作的流程图。
图10是描述了根据本公开的一个实施例的与故障地址检测相关联的半导体系统的操作的流程图。
图11是描述了根据本公开的一个实施例的与警告信号检测相关联的半导体系统的操作的流程图。
具体实施方式
现在将详细地参照本公开的各种实施例，其方面和特征在附图中示出。然而，我们注意到，本发明可以采用不同的形式和变化来实施，并且不应该被解释为限于本文中阐述的实施例。确切地说，提供所描述的实施例使得本公开将彻底和完整，并且将本发明完全地传达给本发明所属领域的技术人员。只要有可能，在整个附图中使用相同的附图标记来表示相同或相似的部分。在整个公开内容中，当引用“一个实施例”时，这种引用不一定仅意味着一个实施例。此外，对“一个实施例”的不同引用不一定是相同的实施例。
将进一步理解的是，当一个元件被称为“连接到”或“耦接到”另一个元件时，其可以直接在另一个元件上，连接到、或耦接到另一个元件，或者可能存在一个或多个中间元件。另外，还应理解的是，当一个元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
本文中使用的术语仅用于描述特定实施例的目的，并非旨在限制本发明。
如本文中所使用的，除非上下文另有明确说明，否则单数形式也可以包括复数形式。
将进一步理解的是，术语“包括”、“包括有”、“包含”、“包含有”在本说明书中使用时指定了存在所述元件，而不排除存在或添加一个或多个其它元件。如本文所使用的，术语“和/或”包括一个或多个相关所列项的任何和所有组合。
在下文中，将参考所附附图来详细描述本发明的各种实施例。
图1是图示了根据本公开的一个实施例的半导体系统1的图。
参见图1，半导体系统1可以包括：半导体控制器件10和一个或多个半导体器件20_1至20_N(其中，N是自然数)。半导体控制器件10可以是用于控制半导体器件20_1至20_N以执行特定操作的主器件。半导体器件20_1至20_N可以是被配置为在半导体控制器件10的控制下执行特定操作的从器件。例如，半导体控制器件10可以是中央处理单元(CPU)、图形处理单元(GPU)或应用处理器(AP)。例如，半导体器件20_1至20_N中的每一个可以是诸如DRAM的易失性存储器或诸如与非型快闪存储器的非易失性存储器。
半导体控制器件10可以将时钟信号CLK1至CLKn、命令信号CMD1至CMDn以及地址信号ADD1至ADDn传输至半导体器件20_1至20_N。半导体控制器件10和半导体器件20_1至20_N可以发送和接收数据信号DQ1至DQn。从半导体器件20_1至20_N发送到半导体控制器件10的数据信号DQ1至DQn可以包括可靠性信息，稍后将更详细地描述。
图2是图示了根据本公开的一个实施例的半导体器件20的图。半导体器件20可以代表图1的半导体器件20_1至20_N。
参见图2，半导体器件20可以包括存储区21和可靠性测量电路22。
存储区21可以包括存储器，该存储器具有以阵列布置的多个存储器单元。例如，包括在存储区21中的存储器可以是动态随机存取存储器(DRAM)。
可靠性测量电路22可以在接收到来自半导体控制器件10的命令信号(CMD)时检测存储区21的可靠性信息。可靠性信息可以包括劣化信息(DEG)、故障地址(FADD)和警告信号(ALERT)中的至少一个。劣化信息(DEG)、故障地址(FADD)和警告信号(ALERT)可以对应于图1的数据信号DQ1至DQn。可靠性测量电路22可以包括：内部命令生成器(COM_DEC)100、劣化检测器(DEG_DET)200、故障地址检测器300和警告信号生成器(ALERT_GEN)400。
内部命令生成器100可以在接收到来自半导体控制器件10的命令信号(CMD)时生成劣化检测开始信号(DEG_START)、劣化读取信号(DEG_RD)、自测试开始信号(BIST_START)和故障地址读取信号(FADD_RD)。命令信号(CMD)可以包括多个比特位。内部命令生成器100可以是解码器，其用于根据命令信号(CMD)的比特位电平的组合，生成或激活劣化检测开始信号(DEG_START)、劣化读取信号(DEG_RD)、自测试开始信号(BIST_START)和故障地址读取信号(FADD_RD)中的至少一个。
劣化检测器200可以响应于劣化检测开始信号(DEG_START)而检测存储区21的劣化程度，并且可以响应于劣化读取信号(DEG_RD)而输出劣化信息(DEG)。
故障地址检测器300可以响应于自测试开始信号(BIST_START)而测试存储区21，可以检测故障地址(FADD)，并且可以响应于故障地址读取信号(FADD_RD)而输出故障地址(FADD)。每当检测到故障地址(FADD)时，故障地址检测器300可以激活选通信号(STROBE)。故障地址检测器300可以包括内置自测试电路(BIST)310和故障地址存储电路(FADD存储电路)320。
内置自测试电路310可以响应于自测试开始信号(BIST_START)而测试存储区21，并且因此可以检测故障地址(FADD)。当检测到故障地址(FADD)时，内置自测试电路310可以激活选通信号(STROBE)。
当内置自测试电路310生成测试模式(TEST_PAT)并将测试模式(TEST_PAT)发送到存储区21时，存储区21可以基于测试模式(TEST_PAT)来发送测试数据(TEST_DATA)。内置自测试电路310可以基于测试数据(TEST_DATA)来检测故障地址(FADD)。例如，内置自测试电路310可以响应于自测试开始信号(BIST_START)而生成测试模式(TEST_PAT)，并且可以将测试模式(TEST_PAT)写入存储区21中。此后，内置自测试电路310可以从写入测试模式(TEST_PAT)的存储区21的地址读取测试数据(TEST_DATA)，并且可以将测试模式(TEST_PAT)与读取的测试数据(TEST_DATA)进行比较。当测试模式(TEST_PAT)与读取测试数据(TEST_DATA)不相同时，可以将写入了测试模式(TEST_PAT)的地址检测为故障地址(FADD)。
故障地址存储电路320可以存储从内置自测试电路310检测到的故障地址(FADD)，并且可以响应于故障地址读取信号(FADD_RD)而输出故障地址(FADD)。故障地址存储电路320可以是锁存电路。
警告信号生成器400可以根据对选通信号(STROBE)进行计数的结果来产生警告信号(ALERT)。当选通信号(STROBE)的计数值等于或高于预定值时，警告信号生成器(ALERT_GEN)可以激活警告信号(ALERT)。
图3是图示了根据本公开的一个实施例的劣化检测器200的电路图。
参见图3，劣化检测器200可以包括环形振荡器210和劣化信息生成器220。
环形振荡器210可以响应于劣化检测开始信号(DEG_START)而输出振荡信号(OSC)。环形振荡器210可以包括以环形状连接的奇数个反相器INV1至INV2k-1。反相器INV1至INV2k-1中的每一个可以反相前一级的输出信号，并且可以将反相信号输出到下一级。
当劣化检测开始信号(DEG_START)被激活为高电平时，第一反相器INV1可以输出低电平信号。第二反相器INV2可以接收低电平信号，并且因此可以输出高电平信号。以这种方式，所得信号可以在通过其他反相器之后进入最后一个反相器INV2k-1，并且高电平信号被输入到最后一个反相器INV2k-1，使得环形振荡器210可以输出低电平信号。也就是说，环形振荡器210可以在第一周期中输出低电平信号。
从最后一个反相器INV2k-1产生的低电平信号可以输入到第一反相器INV1。第一反相器INV1可以接收低电平信号，并且因此可以输出高电平信号。第二反相器INV2可以接收高电平信号，并且因此可以输出低电平信号。这样，所得信号可以在通过其他反相器之后进入最后一个反相器INV2k-1，并且低电平信号被输入到最后一个反相器INV2k-1，使得环形振荡器210可以输出高电平信号。也就是说，环形振荡器210可以在第二周期中输出高电平信号。
如上所述，环形振荡器210可以在第三周期中输出低电平信号，可以在第四周期中输出高电平信号，并且因此可以输出振荡信号(OSC)。
劣化信息生成器220可以对振荡信号(OSC)的振荡次数进行计数，并且可以响应于劣化读取信号(DEG_RD)而根据振荡信号(OSC)的计数值生成/输出劣化信息(DEG)。劣化信息生成器220可以包括计数器，该计数器被配置为对振荡信号(OSC)的振荡次数进行计数。
环形振荡器210的组成元件(例如，多个反相器)可以根据劣化程度而改变延迟。因此，可以根据单位时间期间输出的振荡信号(OSC)的计数值来识别劣化程度。
图4示出了根据本公开的一个实施例的振荡信号(OSC)的波形图。图4的(a)中所示的振荡信号(OSC)的时间段T1可以比图4的(b)中所示的振荡信号(OSC)的时间段T2更短。
构成环形振荡器210的反相器INV1至INV2k-1可以根据劣化程度而具有不同的延迟。例如，当劣化程度低时，反相器INV1至INV2k-1中的每一个可以具有短延迟。当劣化程度高时，反相器INV1至INV2k-1中的每一个可以具有长延迟。当反相器INV1至INV2k-1中的每一个具有短延迟时，从第一反相器INV1到最后一个反相器INV2k-1的信号传输时间短，使得振荡信号(OSC)中的每一个具有更短的时间段。相反，当反相器INV1至INV2k-1中的每一个具有长延迟时，从第一反相器INV1到最后一个反相器INV2k-1的信号传输时间长，使得振荡信号(OSC)中的每一个具有更长的时间段。因此，图4中的(a)示出了环形振荡器210具有低劣化程度的情况，图4中的(b)示出了环形振荡器210具有高劣化程度的另一种情况。
在时间点“t”处，图4中的(a)所示的振荡信号(OSC)的计数值被设定为5。在时间点“t”处，图4中(b)所示的振荡信号(OSC)的计数值被设定为4。当振荡信号(OSC)的计数值为高时，劣化信息生成器220可以输出低电平劣化信息(DEG)。当振荡信号(OSC)的计数值为低时，劣化信息生成器220可以输出高电平劣化信息(DEG)。
图5是图示了根据本公开的一个实施例的半导体控制器件10的框图。
参见图5，半导体控制器件10可以包括操作速度控制器1100和存储器分配电路1200。
操作速度控制器1100可以响应于从半导体器件20_1至20_N接收到的劣化信息(DEG1至DEGn)而调整或调节半导体器件20_1至20_N的操作速度。操作速度控制器1100可以控制半导体器件20_1至20_N的时钟信号(CLK1至CLKn)的频率作为操作速度，或者可以决定单倍数据速率(SDR)和双倍数据速率(DDR)中的哪一种方案用于操作半导体器件20_1至20_N。
操作速度控制器1100可以包括比较器1110_1至1110_n和时钟控制器1120_1至1120_n。比较器1110_1至1110_n可以将从各个半导体器件20_1至20_N接收到的劣化信息(DEG1至DEGn)与至少一个参考值(REF1至REFk)进行比较，并且可以分别生成比较信号(CMP1至CMPn)。
时钟控制器1120可以生成具有基于比较信号(CMP1至CMPn)的频率的时钟信号(CLK1至CLKn)。时钟控制器1120可以在接收到比较结果信号(CMP1至CMPn)时生成指示半导体器件20_1至20_N是否将基于SDR和DDR方案中的一种方案操作的操作控制信号(OP_CTRL1至OP_CTRLn)。操作控制信号(OP_CTRL1至OP_CTRLn)可以对应于图1中所示的命令信号(CMD1至CMDn)。
存储器分配电路1200可以响应于劣化信息(DEG1至DEGn)、故障地址(FADD1至FADDn)和警告信号(ALERT1至ALERTn)中的至少一个而分配存储区21_1至21_n。存储器分配电路1200可以基于分配结果而生成地址信号(ADD1至ADDn)。在这种情况下，存储区21_1至21_n中的每一个可以表示包含在半导体器件20_1至20_N之中的每一个中的存储区21。存储器分配电路1200可以控制不存储在与故障地址(FADD1至FADDn)相对应的存储位置中的数据。在接收到警告信号(ALERT1至ALERTn)时，存储器分配电路1200可以以数据未存储在已发送相应警告信号(ALERT1至ALERTn)的半导体器件20_1至20_N中的方式阻挡半导体器件20_1至20_N。存储器分配电路1200可以响应于半导体器件20_1至20_N的劣化信息(DEG1至DEGn)而在半导体器件20_1至20_N中存储不同种类的数据。例如，当数据具有高重要性时，存储器分配电路1200可以将数据存储在具有低劣化程度的半导体器件中。当数据具有低重要性时，存储器分配电路1200可以将数据存储在具有高劣化程度的半导体器件中。例如，在用于诸如汽车的车辆中的半导体系统1中具有高重要性的数据可以是与车辆行驶相关联的数据，而在用于车辆的半导体系统1中具有低重要性的数据可以是与信息娱乐相关联的数据。
图6是图示了根据本公开的一个实施例的操作速度控制器1100的操作的概念图。图6中所示的操作速度控制器1100可以表示图5中所示的操作速度控制器1100_1至1100_n。
参见图6，可以根据劣化信息(DEG)的范围预先建立时钟频率和操作方案。在图6中，当劣化信息(DEG)在从第一参考值(REF1)到第二参考值(REF2)的范围内时，劣化信息(DEG)可以对应于时钟频率(F1)和DDR方案。当劣化信息(DEG)在从第二参考值(REF2)到第三参考值(REF3)的范围内时，劣化信息(DEG)可以对应于时钟频率(F2)和SDR方案。当劣化信息(DEG)在从参考值(REFm)到参考值(REFm+1)的范围内时，劣化信息(DEG)可以对应于时钟频率(Fm)和SDR方案。当劣化信息(DEG)在从参考值(REFk-1)到参考值(REFk)的范围内时，劣化信息(DEG)可以对应于时钟频率(Fk-1)和SDR方案。
比较信号(CMP)可以具有与参考值范围相对应的比特位数。也就是说，比较信号(CMP)可以具有k-1比特位。当劣化信息(DEG)在从参考值(REFm)到参考值(REFm+1)的范围内时，操作速度控制器1100的比较器1110(表示1110_1到1110_n)可以仅激活比较信号的比特位(CMP<m>)，并且可以去激活剩余比较信号的比特位(CMP<0>至CMP<m-1>和CMP<m+1>至CMP<k-1>)。时钟控制器1120(表示1120_1至1120_n)可以将半导体器件20的操作频率(CLK)设定为特定频率(Fm)，并且可以将操作控制信号(OP_CTRL)设定为与SDR方案相对应的特定值。
操作速度控制器1100可以与相对应的劣化信息(DEG)增加成比例地减小半导体器件(半导体器件20_1至20_N中的一个)的操作频率。另外，当劣化信息(DEG)高于预定值时，操作速度控制器1100可以控制半导体器件20_1至20_N中的一个以根据SDR方案操作。当劣化信息(DEG)不高于预定值时，操作速度控制器1100可以控制半导体器件20_1至20_N中的一个以根据DDR方案操作。例如，如图6所示，参考值可以按REF1→REF2→REF3→REFm→REFm+1→REFk-1→REFk的顺序增加，而操作频率可以按F1→F2→F3→Fm→Fm+1→Fk-1→Fk的顺序减小。
图6图示了用于基于劣化信息(DEG)来控制操作频率和操作方案的示例性方法。然而，应该注意的是，可以以与本公开一致的各种其他方式来控制操作频率和操作方案。
图7是图示了根据本公开的一个实施例的信号的时序图。在图7中，为了简明和说明的目的，作为示例，假设半导体系统1包括两个半导体器件20_1和20_2。还假设劣化检测开始信号(DEG_START)、自测试开始信号(BIST_START)、劣化读取信号(DEG_RD)和故障地址读取信号(FADD_RD)共同应用于两个半导体器件20_1和20_2。另外，假设劣化检测开始信号(DEG_START)和自测试开始信号(BIST_START)同时施加到两个半导体器件20_1和20_2，并且劣化读取信号(DEG_RD)和故障地址读取信号(FADD_RD)同时施加到两个半导体器件20_1和20_2。然而，本公开的范围不限于此；劣化检测开始信号(DEG_START)、自测试开始信号(BIST_START)、劣化读取信号(DEG_RD)和故障地址读取信号(FADD_RD)中的每一个可以独立地应用于半导体器件20_1和20_2。分别施加到半导体器件20_1和20_2的劣化检测开始信号(DEG_START)和自测试开始信号(BIST_START)可以在不同的时间点被激活。劣化读取信号(DEG_RD)和故障地址读取信号(FADD_RD)也可以在不同的时间点处应用于半导体器件20_1和20_2。
参见图7，可以在时间点“t71”处激活劣化检测开始信号(DEG_START)和自测试开始信号(BIST_START)。因此，分别包含在半导体器件20_1和20_2中的劣化检测器200_1和200_2(每个对应于图2中的附图标记200)可以分别生成劣化信息DEG1和DEG2。另外，分别包含在半导体器件20_1和20_2中的故障地址检测器300_1和300_2(每个对应于图2中的附图标记300)可以分别检测故障地址FADD1和FADD2。
在时间点“t72”处，劣化读取信号(DEG_RD)和故障地址读取信号(FADD_RD)可以被应用到半导体器件20_1和20_2。在该示例中，可以假设半导体器件20_1和20_2根据DDR和串行方案输出数据。然而，本公开的范围不限于此；半导体器件20_1和20_2可以根据SDR方案输出数据，或者可以使用并行方案，其中通过多个数据传输线传输具有多个比特位的劣化信息DEG1或DEG2。半导体器件20_1的劣化检测器200_1可以响应于劣化读取信号(DEG_RD)而开始输出劣化信息(DEG_1)。也就是说，可以在从时间点“t72”起经过预定时间之后输出由“0001”表示的劣化信息(DEG1)。在时间点“t72”，半导体器件20_2的劣化检测器200_2可以开始输出劣化信息(DEG2)。也就是说，可以在从时间点“t72”起经过预定时间之后输出由“0011”表示的劣化信息(DEG2)。另外，半导体器件20_1的故障地址检测器300_1可以响应于故障地址读取信号(FADD_RD)而输出故障地址(FADD1)或故障地址(FADD1_0至FADD1_6)，而半导体器件20_2的故障地址检测器300_2可以响应于故障地址读取信号(FADD_RD)而开始输出故障地址(FADD2)或故障地址(FADD2_0至FADD2_6)。
在本公开的一个实施例中，半导体控制器件10的操作速度控制器1100可以在劣化信息DEG1和DEG2中的每一个小于参考值“0010”时将操作频率设定为值“1/T0”，并且还可以在劣化信息DEG1和DEG2中的每一个高于参考值“0010”时将操作频率设定为“1/T1”(其中，T0<T1)。
在时间点“t73”处，半导体器件20_1仍然可以以“1/T0”的操作频率操作。然而，半导体器件20_2的操作频率可以改变为值“1/T1”。也就是说，由于劣化信息DEG2高于参考值“0010”，所以半导体器件20_2的操作速度可以改变为慢速。
图8图示了根据本公开的一个实施例的半导体控制器件10的存储器分配电路1200的操作。即，图8图示了存储区21。
参见图8，存储区21可以包括四个存储体BK0至BK3。存储体BK0至BK3中的每一个可以作为独立通道操作。也就是说，当半导体控制器件10获得对存储体BK0至BK3中的至少一个的存取权限时，半导体控制器件10也可以存取剩余的存储体BK0至BK3。
存储体BK0至BK3中的每一个可以包括以晶格网格布置的多个存储器单元。在存储体BK0至BK3的每一个中，X轴上的数字可以表示行地址，而Y轴上的数字可以表示列地址。假设与具有值“1FFXXX”的列地址相对应的最右列的区域是各个存储体BK0至BK3中的不可存取区域。
存储器分配电路1200可以将与故障地址(FADD)相对应的区域与不可存取区域进行匹配。在图8的(a)中，每个暗灰色区域可以表示与故障地址(FADD)相对应的存储器单元。在图8的(b)中，每个暗灰色区域位于不可存取区域中。以这种方式，存储器分配电路1200可以将故障地址(FADD)与不可存取区域的存储器单元匹配，并且因此可以防止对与故障地址(FADD)相对应的存储区的存取。
图9是描述了根据本公开的一个实施例的与劣化检测相关联的半导体系统1的操作的流程图。
参见图9，半导体控制器件10可以在步骤S910中激活劣化检测开始信号(DEG_START)。因此，半导体器件20的劣化检测器200可以生成劣化信息(DEG)。在步骤S920中，半导体控制器件10的操作速度控制器1100可以确定劣化信息(DEG)是否大于或等于参考值(REF)。当劣化信息(DEG)大于或等于参考值(REF)时(即，步骤S920中的“是”)，在步骤S930中，半导体控制器件10的操作速度控制器1100可以改变操作频率和/或半导体器件20的操作方案。
另外，在步骤S940中，存储器分配电路1200可以基于改变的操作速度来分配要在半导体器件20中执行的工作。例如，当半导体系统1用于诸如汽车的车辆中时，要在半导体系统1中执行的工作可以分为信息娱乐、高级驾驶员辅助系统(ADAS)、远程信息处理和车辆控制。在这种情况下，与信息娱乐相关联的工作与安全性的关联性较小，这意味着这种工作可能对数据传输速率不太敏感。结果，当劣化信息(DEG)大于或等于参考值(REF)时，存储器分配电路1200可以将与信息娱乐相对应的工作分配给半导体器件20。
当劣化信息(DEG)小于参考值(REF)时(即，步骤S920中的“否”)，在步骤S950中，半导体控制器件10的操作速度控制器1100可以执行正常操作。
图10是描述了根据本公开的一个实施例的与故障地址检测相关联的半导体系统1的操作的流程图。
参见图10，在步骤S1010中，半导体控制器件10可以激活故障地址检测开始信号(BIST_START)。因此，在步骤S1020中，半导体器件20的故障地址检测器300可以检测故障地址(FADD)。当检测到故障地址(FADD)时(即，步骤S1020中的“是”)，在步骤S1030中，半导体控制器件10的存储器分配电路1200可以以与故障地址(FADD)相对应的存储器单元不被存取的方式来执行地址重新分配。当未检测到故障地址(FADD)时(即，步骤S1020中的“否”)，在步骤S1040中，半导体控制器件10的存储器分配电路1200可以执行正常操作。
图11是描述了根据本公开的一个实施例的与警告信号检测相关联的半导体系统1的操作的流程图。
参见图11，在步骤S1110中，半导体控制器件10可以激活故障地址检测开始信号(BIST_START)。因此，半导体器件20的故障地址检测器300可以检测故障地址(FADD)，并且每当生成故障地址时可以激活选通信号(STROBE)。当选通信号(STROBE)的计数值高于预定值时，警告信号生成器400可以激活警告信号(ALERT)。当警告信号(ALERT)被激活时(即，步骤S1120中的“是”)，在步骤S1130中，半导体控制器件10的存储器分配电路1200可以阻挡半导体器件20，使得不存取半导体器件20。另外，当警告信号(ALERT)被激活时，在步骤S1140中，半导体控制器件10还可以在显示装置上显示警告消息。因此，半导体系统1的用户可以识别半导体器件20中意外问题的出现，并且可以用另一个来替换与警告信号(ALERT)相对应的半导体器件20。当警告信号(ALERT)未被激活时(即，步骤S1120中的“否”)，在步骤S1150中，半导体控制器件10的存储器分配电路1200可以执行正常操作。
以上描述提供了对本发明的各种实施例的详细说明。实施例可以包括不与本发明的技术构思直接相关联的附加结构。另外，可以改变用于指示信号和电路的去激活状态的激活高或激活低表示。本领域技术人员根据作为本公开的一部分的前述公开内容将理解这些和其他类似的修改。
从以上描述显而易见的是，本公开的实施例可以确保或提高半导体器件的可靠性。
本领域技术人员将理解的是，在不脱离本发明的精神和范围的情况下，本发明可以以除了不同于本文所述的之外的方式来实施。因此，上述实施例应被认为是说明性的，而非限制性的。本发明的范围应当由所附权利要求或随后修改或添加的权利要求及其合法等同形式确定，并且不受以上描述的限制。此外，落入权利要求范围内的所有变化都旨在包含在其中。
尽管已经描述了与本发明一致的说明性实施例，但是应该理解的是，本领域技术人员可以根据前述公开内容设计出许多其他修改和实施例，这些修改和实施例落入本公开原理的精神和范围内。具体地，组成部件和/或它们的布置的许多变化和修改落入本公开和所附权利要求的范围内。替代用途对于本领域技术人员而言也是显而易见的。
附图中每个元件的附图标记
10：半导体控制器件
20_1至20_N：一个或多个半导体器件

Claims (12)

1.一种半导体系统，其包括：
第一半导体器件，其具有存储区和可靠性测量电路，所述可靠性测量电路被配置为测量所述存储区的可靠性，所述第一半导体器件被配置为输出测量的所述存储区的可靠性信息；以及
第二半导体器件，其被配置为基于所述可靠性信息来控制所述第一半导体器件；
其中，所述可靠性测量电路被配置为输出所述存储区的故障地址、指示存储区的劣化程度的劣化信息、以及基于故障地址的数量而生成的警告信号中的至少一个作为所述可靠性信息；
其中，所述第二半导体器件包括：
操作速度控制器，其被配置为基于所述劣化信息而调整第一半导体器件的操作速度；以及
存储器分配电路，其被配置为响应于所述故障地址、劣化信息、以及警告信号而重新分配存储区的存储器单元，将故障地址改变为不可存取区域的存储器单元，以及基于劣化信息来分配与所述第一半导体器件相对应的工作。
2.根据权利要求1所述的半导体系统，其中，所述第一半导体器件包括：
故障地址检测器，其被配置为检测所述存储区的至少一个故障地址，并且输出检测到的至少一个故障地址作为所述可靠性信息。
3.根据权利要求2所述的半导体系统，其中：
所述存储区包括可存取区域和所述不可存取区域。
4.根据权利要求2所述的半导体系统，其中，所述第一半导体器件还包括：
警告信号生成器，其被配置为基于所述检测到的至少一个故障地址的数量来生成所述警告信号，并输出所述警告信号。
5.根据权利要求4所述的半导体系统，其中，所述第二半导体器件基于所述警告信号来阻挡所述第一半导体器件。
6.根据权利要求1所述的半导体系统，其中，所述第一半导体器件包括：
劣化检测器，其被配置为基于劣化检测开始信号来检测所述存储区的劣化程度，并且输出劣化信息。
7.根据权利要求6所述的半导体系统，其中，所述操作速度控制器基于所述劣化信息来调整所述第一半导体器件的操作频率和数据传输方案中的至少一个。
8.根据权利要求7所述的半导体系统，其中，所述操作速度控制器包括：
比较器，其被配置为通过将所述劣化信息与参考值进行比较来生成比较信号；以及
时钟控制器，其被配置为基于所述比较信号来控制时钟信号的频率，或者基于所述比较信号来生成指示所述数据传输方案的操作控制信号。
9.一种半导体器件，其包括：
存储区；以及
可靠性测量电路，其被配置为测量所述存储区的可靠性，并将测量的可靠性信息输出到外部，
其中，所述可靠性测量电路包括：
故障地址检测器，其被配置为检测所述存储区的至少一个故障地址，并输出检测到的至少一个故障地址作为所述可靠性信息，其中，每当检测到至少一个故障地址中的每一个时，所述故障地址检测器激活至少一个选通信号；
警告信号生成器，其被配置为基于所述检测到的至少一个故障地址的数量来激活警告信号，并基于所述至少一个选通信号的计数值来输出激活的警告信号作为所述可靠性信息；以及
劣化检测器，其被配置为检测所述存储区的劣化程度，并输出劣化信息作为所述可靠性信息，所述劣化信息指示检测到的所述存储区的劣化程度。
10.根据权利要求9所述的半导体器件，其中，所述故障地址检测器包括：
内置自测试电路，其被配置为执行内置自测试，用于基于故障地址检测开始信号来检测所述存储区的至少一个故障地址；以及
故障地址存储电路，其被配置为存储所述检测到的至少一个故障地址，并基于故障地址读取信号输出存储的至少一个故障地址。
11.根据权利要求9所述的半导体器件，其中，所述劣化检测器包括：
环形振荡器，其被配置为基于劣化检测开始信号来生成至少一个振荡信号；以及
劣化信息生成器，其被配置为基于所述至少一个振荡信号的计数值来生成劣化信息。
12.一种半导体系统，其包括：
第一半导体器件，其被配置为输出存储区的故障地址、指示存储区的劣化程度的劣化信息、以及基于故障地址的数量而生成的警告信号中的至少一个作为可靠性信息；以及
第二半导体器件，其被配置为基于所述可靠性信息来控制所述第一半导体器件；
其中，所述第二半导体器件包括：
操作速度控制器，其被配置为基于所述劣化信息而调整第一半导体器件的操作速度；以及
存储器分配电路，其被配置为响应于所述故障地址、劣化信息、以及警告信号而重新分配存储区的存储器单元，将故障地址改变为不可存取区域的存储器单元，以及基于劣化信息来分配与所述第一半导体器件相对应的工作。
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