CN109920378A - 栅极驱动器和包括该栅极驱动器的显示装置 - Google Patents

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Abstract

本发明公开一种栅极驱动器和包括该栅极驱动器的显示装置。栅极驱动器包括：第一级，包括节点QL和第一输出单元，第一级配置为输出扫描信号A；和第二级，包括节点QR和第二输出单元，第二级配置为输出与扫描信号A具有相同的相位的扫描信号B。第一输出单元连接至节点QL和节点QR，并且第二输出单元连接至节点QL和节点QR。

Description

栅极驱动器和包括该栅极驱动器的显示装置
相关申请的交叉引用
本申请要求享有于2017年12月12日向韩国知识产权局提交的韩国专利申请No.10-2017-0170493的优先权，通过引用将其整体并入本文。
技术领域
本发明涉及一种栅极驱动器和包括栅极驱动器的显示装置。
背景技术
根据发光层的材料，电致发光显示器分为无机电致发光显示器和有机电致发光显示器。有源矩阵有机发光二极管(OLED)显示器包括能够自身发光的多个OLED，并且具有响应时间快、发光效率高、亮度高、视角宽等优点。
OLED显示器包括以矩阵布置的多个像素，并根据图像数据的灰度级调整像素的亮度。每个像素包括：OLED；驱动薄膜晶体管(TFT)，根据驱动TFT的栅极-源极电压控制在OLED中流动的驱动电流；和开关TFT，响应于扫描信号对驱动TFT的栅极-源极电压编程。像素利用OLED发出的与驱动电流成比例的光量来调节显示灰度级(或亮度)。
OLED显示器包括产生扫描信号的栅极驱动器。栅极驱动器顺序地将扫描信号提供至栅极线。扫描信号通过栅极线提供至每个像素的开关TFT，并控制开关TFT的开关操作。
发明内容
栅极驱动器可实现为包括多个级的栅极移位寄存器。每个级根据节点Q的电压和节点QB的电压以栅极截止电压(gate-off voltage)或栅极导通电压(gate-on voltage)输出扫描信号。栅极截止电压的扫描信号是能够使开关TFT截止的信号，并且栅极导通电压的扫描信号是能够导通开关TFT的信号。当节点Q被激活时，栅极导通电压的扫描信号被输出至每一级，并且当节点QB被激活时，栅极截止电压的扫描信号被输出至每一级。
栅极驱动器可以以双排结构(double bank structure)形成在显示面板的相对两侧上的非显示区域中。在双排结构的栅极驱动器中，一侧的级(下文中称为“一个侧级”)和另一侧的级(下文中称为“另一侧级”)彼此相对且栅极线插入其间，产生相同的扫描信号并将扫描信号提供至栅极线。与仅有一个侧级提供扫描信号的单馈(single feeding)方式相比，如上所述以双馈方式提供扫描信号可进一步减少由负载变化引起的扫描信号的失真。
当构成级的晶体管根据温度、驱动条件等而劣化时，可发生异常输出。在这种情况下，考虑到双排结构两侧的级(下文中称为“两侧级”)之间的连接结构，异常输出可能不仅发生在有问题的一个侧级中，而且也发生在与这一个侧级相对的另一侧级和接收这一个侧级和/或另一侧级的输出的下一级。这是因为两侧级彼此共享扫描信号，并且前一级的异常输出作为进位信号提供至下一级。结果，甚至当任何一个级有缺陷时，栅极驱动器也会不可用，并且显示装置的产率降低。
因此，本发明的目的是解决上述和其他问题，并提供能够通过改变级之间的连接结构来减少异常输出的栅极驱动器和包括栅极驱动器的显示装置。
在一个方面，提供一种栅极驱动器，包括：第一侧级，包括节点QL和第一输出单元，第一侧级配置为输出扫描信号A；和第二侧级，包括节点QR和第二输出单元，第二侧级配置为输出具有与扫描信号A相同的相位的扫描信号B，其中第一输出单元连接至节点QL和节点QR，第二输出单元连接至节点QL和节点QR。
在另一个方面，提供一种显示装置，包括：显示面板，包括连接至像素的第一栅极线和第二栅极线；第一扫描驱动器，连接至第一栅极线，第一栅极线具有在上述第一级和第二级中产生的第一相位的第一扫描信号；和第二扫描驱动器，连接至第二栅极线，第二栅极线具有在上述第一级和第二级中产生的第二相位的第二扫描信号。
附图说明
可包括以提供对本发明的进一步理解并且结合在本说明书中并构成本说明书的一部分的附图示出了本发明的实施方式，并且与说明书一起用于解释本发明的各种原理。
图1示出根据本发明实施方式的显示装置。
图2示出根据本发明实施方式的包括在图1中所示的显示面板中的像素阵列。
图3示意性地示出根据本发明实施方式的包括在图2中所示的第n水平像素行中的像素电路。
图4示出根据本发明实施方式的施加至图3中所示的像素电路的栅极信号。
图5示出根据本发明实施方式的包括在图1中所示的栅极驱动器中的第一和第二扫描驱动器以及发光驱动器。
图6示出根据本发明实施方式的以双排结构配置包括在图5中所示的第一扫描驱动器或第二扫描驱动器中的栅极移位寄存器。
图7示出根据本发明实施方式的在图6中所示的栅极移位寄存器中两侧的级的输出单元，输出单元以双馈方式提供具有相同相位的扫描信号。
图8示出根据本发明实施方式的包括图7中所示的第一输出单元的第一侧级的配置。
图9示出根据本发明实施方式的包括图7中所示的第二输出单元的第二侧级的配置。
图10示出根据本发明实施方式的当图8和图9的级正常操作时节点QL和QR以及扫描信号的电压的变化。
图11示出根据本发明实施方式的当图8和图9的级异常操作时节点QL和QR以及扫描信号的电压的变化。
图12示出根据本发明实施方式的图8中所示的第一侧级的操作波形。
图13A至13E示出根据本发明实施方式的分别对应于图12中所示的时段①至⑤的级的操作状态。
具体实施方式
现在将详细参考本发明的实施方式进行描述，其示例在附图中示出。然而，本发明不限于下面公开的实施方式，其可以以各种形式实现。提供这些实施方式是为了更完整地描述本发明，并且将本发明的范围完全传达给本发明所属领域的技术人员。本发明的具体特征可由权利要求书的范围限定。
用于描述本发明实施方式的附图中示出的形状、尺寸、比率、角度、数量等仅仅是示例性的，本发明不限于此，除非另有说明。相似的附图标记通篇表示相似的元件。在以下描述中，已省略可能不必要地使本发明的要点模糊不清的对涉及本文的某些功能或配置的详细描述。
在本发明中，当使用术语“包括”、“具有”、“包含”等时，可以添加其他部件，除非使用了“仅”。
在分量的说明中，即使没有单独的描述，也将其解释为包括误差裕度或误差范围。
在位置关系的描述中，当一结构被描述为位于另一结构“上或之上”，“下或之下”，“之后”时，该描述应被解释为包括两个结构彼此直接接触的情况以及在两个结构之间设置第三结构的情况。
术语“第一”、“第二”等可用于描述各种部件，但部件不受这些术语的限制。这些术语仅用于区分一个部件与其他部件的目的。例如，在不脱离本发明的范围的情况下，第一部件可被指定为第二部件，反之亦然。
在本文所公开的实施方式中，显示面板的基板上的像素电路和栅极驱动器中的每一个可实现为p型金属氧化物半导体场效应晶体管(MOSFET)结构的晶体管。然而，实施方式不限于此。晶体管是三电极元件，包括栅极、源极和漏极。源极是用于将载流子提供至晶体管的电极。晶体管内的载流子开始从源极流出。漏极是载流子从晶体管离开的电极。即，MOSFET中的载流子从源极流到漏极。在p型薄膜晶体管(TFT)(或p型MOSFET(PMOS))的情况下，因为载流子是空穴，所以源极电压大于漏极电压，使得空穴可以从源极流到漏极。在p型TFT中，因为空穴从源极流到漏极，所以电流从源极流到漏极。应注意，MOSFET的源极和漏极不是固定的。例如，MOSFET的源极和漏极可根据施加的电压而改变。因此，在本文公开的实施方式中，源极和漏极中的一个被称为第一电极，而另一个被称为第二电极。
使用包括有机发光材料的有机发光二极管(OLED)显示器作为显示装置的实例来描述以下实施方式。然而，应注意，本发明的技术构思不限于OLED显示器。例如，本发明可应用于包括无机电致发光材料的无机电致发光显示器。
图1示出根据本发明实施方式的显示装置。图2示出包括在图1中所示的显示面板中的像素阵列。图3示意性地示出包括在图2中所示的第n水平像素行中的像素电路。图4示出施加至图3中所示的像素电路的栅极信号。图5示出包括在图1中所示的栅极驱动器中的第一和第二扫描驱动器以及发光驱动器。
参照图1，根据本发明实施方式的显示装置包括显示面板100、时序控制器110、数据驱动器120、栅极驱动器130L和130R、以及电平移位器150等。
多条数据线14和多条栅极线15a、15b和15c设置为在显示面板100上彼此交叉。像素PXL以矩阵形式分别布置在数据线14和栅极线15a、15b和15c的交叉处以形成像素阵列。
如图2所示，显示面板100的像素阵列包括多个水平像素行L1至L4。彼此水平相邻并且共同连接至栅极线15a、15b和15c的像素PXL设置在每个水平像素行L1至L4上。在本文公开的实施方式中，水平像素行L1至L4中的每一个不是物理信号行，而是由一行的水平相邻像素PXL实现的一组像素。像素阵列可包括将高电位电源电压EVDD提供至像素PXL的第一电源线17和将参考电压Vref提供至像素PXL的第二电源线16。此外，像素PXL可连接至低电位电源电压EVSS的输入端。
如图2所示，每条栅极线可包括提供有第一扫描信号SCAN1的第一栅极线15a、提供有第二扫描信号SCAN2的第二栅极线15b、以及提供有发光信号EM的第三栅极线15c。根据像素PXL的结构，可省略第三栅极线15c。
每个像素PXL可以是红色像素、绿色像素、蓝色像素和白色像素中的一个。红色像素、绿色像素、蓝色像素和白色像素可构成单元像素并且可实现各种颜色。可根据红色像素、绿色像素、蓝色像素和白色像素的发光率来确定由单元像素实现的颜色。可省略白色像素。在这种情况下，红色像素、绿色像素和蓝色像素可构成单元像素。每个像素PXL可连接至数据线14、第一栅极线15a、第二栅极线15b、第三栅极线15c、第一电源线17、第二电源线16等。
如图3所示，每个像素PXL可包括有机发光二极管OLED、根据驱动薄膜晶体管(TFT)DT的栅极-源极电压控制在OLED中流动的驱动电流的驱动TFT DT、以及用于对驱动TFT DT的栅极-源极电压编程的开关电路SWC。如果必要或期望的话，每个像素PXL还可包括发光TFT ET，发光TFT ET响应于发光信号EM而导通和截止，并且确定OLED的发光时序。开关电路SWC可包括多个开关TFT、一个或多个电容器等。可根据产品的型号和规格对开关电路SWC的配置进行各种修改。包括在每个像素PXL中的TFT可实现为PMOS低温多晶硅(LTPS)TFT，因此每个像素PXL可通过PMOS LTPS TFT确保期望的响应特性。然而，实施方式不限于此。例如，至少一个TFT可实现为具有良好截止电流特性的NMOS氧化物TFT，而其他TFT可实现为具有良好响应特性的PMOS LTPS TFT。
例如，可响应于图4中所示的栅极信号来驱动每个像素PXL。在这种情况下，每个像素PXL可响应于第一扫描信号SCAN1(n)和第二扫描信号SCAN2(n)以及发光信号EM(n)执行初始化操作、采样操作、保持操作和发光操作。在初始化时段A中，第一扫描信号SCAN1(n)以栅极截止电压VGH输出，第二扫描信号SCAN2(n)以栅极导通电压VGL输出，并且发光信号EM(n)以栅极导通电压VEL输出。在采样时段B中，第一扫描信号SCAN1(n)和第二扫描信号SCAN2(n)以栅极导通电压VGL输出，并且发光信号EM(n)以栅极截止电压VEH输出。在保持时段C中，第一扫描信号SCAN1(n)和第二扫描信号SCAN2(n)以及发光信号EM(n)以栅极截止电压VGH和VEH输出。在发光时段D中，第一扫描信号SCAN1(n)和第二扫描信号SCAN2(n)以栅极截止电压VGH输出，并且发光信号EM(n)以栅极导通电压VEL输出。
在初始化时段A期间，开关电路SWC可响应于栅极导通电压VGL的第二扫描信号SCAN2(n)将像素电路的具体节点初始化为参考电压Vref，以便确保操作稳定性。在采样时段B期间，开关电路SWC可响应于栅极导通电压VGL的第一扫描信号SCAN1(n)，基于数据电压Vdata对驱动TFT DT的栅极-源极电压进行编程。此外，在采样时段期B期间，开关电路SWC可响应于栅极导通电压VGL的第二扫描信号SCAN2(n)对驱动TFT DT的阈值电压进行采样，并将采样的阈值电压反映到驱动TFT DT的栅极-源极电压，由此补偿驱动TFT DT的阈值电压的变化。在保持时段C期间，保持在采样时段B中设置的驱动TFT DT的栅极-源极电压。在发光时段D期间，对应于栅极-源极电压的驱动电流在驱动TFT DT的源极与漏极之间流动，并且OLED利用驱动电流发光。在这种情况下，可响应于栅极导通电压VEL的发光信号EM(n)导通发光TFT ET。
在图4中，栅极导通电压是能够导通TFT的栅极信号的电压，并且栅极截止电压是能够使TFT截止的栅极信号的电压。例如，PMOS中的栅极导通电压是栅极低电压VGL和VEL，并且PMOS中的栅极截止电压是高于栅极低电压VGL和VEL的栅极高电压VGH和VEH。在图4中，栅极导通电压VGL和VEL可彼此相同或不同，并且栅极截止电压VGH和VEH可彼此相同或不同。
参照图1，数据驱动器120接收来自时序控制器110的图像数据DATA和源极时序控制信号DDC。数据驱动器120响应于从时序控制器110接收的源极时序控制信号DDC将图像数据DATA转换为伽马补偿电压，并产生数据电压Vdata。数据驱动器120将数据电压Vdata与扫描信号SCAN同步，并将数据电压Vdata提供至显示面板100的数据线14。数据驱动器120可通过玻璃上芯片(COG)工艺或带式自动焊接(TAB)工艺连接至显示面板100的数据线14。
参照图1，电平移位器150将从时序控制器110接收的栅极时序控制信号GDC的晶体管-晶体管逻辑(TTL)电平电压下降或提升(boost)(下文统一称为促进)到能够驱动显示面板100的TFT的栅极导通电压VGL和VEL以及栅极截止电压VGH和VEH，并将它们提供至栅极驱动器130L和130R。栅极时序控制信号GDC可包括起始信号、时钟信号等。
参照图1，栅极驱动器130L和130R响应于从电平移位器150接收的栅极时序控制信号GDC而操作，并产生栅极信号。栅极驱动器130L和130R顺序地将栅极信号提供至栅极线。栅极驱动器130L和130R可使用面板内栅极驱动器(GIP)方式直接形成在显示面板100的下基板上。栅极驱动器130L和130R可形成在显示面板100的屏幕外部的非显示区域(即，边框区域BZ)中。以GIP方式，电平移位器150可与时序控制器110一起安装在印刷电路板(PCB)140上。
如图5所示，栅极驱动器130L和130R以双排结构设置在显示面板100的相对两侧上，并以双馈方式提供扫描信号，由此减少由每条栅极线的负载变化引起的信号失真。栅极驱动器130L和130R包括产生第一扫描信号SCAN1的第一扫描驱动器131L和131R、产生第二扫描信号SCAN2的第二扫描驱动器132L和132R、以及产生发光信号EM的发光驱动器133L和133R。
第一扫描驱动器131L和131R可以以线顺序方式(line sequential manner)将第一扫描信号SCAN1(1～n)提供至第一栅极线15a(1)至15a(n)。第二扫描驱动器132L和132R可以以线顺序方式将第二扫描信号SCAN2(1～n)提供至第二栅极线15b(1)至15b(n)。发光驱动器133L和133R可以以线顺序方式将发光信号EM(1～n)提供至第三栅极线15c(1)至15c(n)。第一和第二扫描驱动器中的每一个可实现为栅极移位寄存器，其包括在两侧的多个级(下文中称为“两侧级”)。多个两侧级中的每一个可具有第一和第二输出单元的连接配置，如图7所示，因此可以减少异常输出。
参照图1，时序控制器110可通过已知的各种接口方式连接至外部主机系统。时序控制器110从主机系统接收图像数据DATA。时序控制器110可校正图像数据DATA，然后将校正的图像数据DATA发送到数据驱动器120，从而补偿由像素PXL的电特性之间的差异导致的亮度变化。
时序控制器110接收来自主机系统的时序信号，例如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和主时钟MCLK。时序控制器110可基于时序信号产生栅极时序控制信号GDC和源极时序控制信号DDC。
图6示出以双排结构配置包括在图5中所示的第一扫描驱动器或第二扫描驱动器中的栅极移位寄存器。图7示出在图6中所示的栅极移位寄存器中的两侧级的输出单元，输出单元以双馈方式提供相同的扫描信号。
图5中所示的第一扫描驱动器131L和131R以及第二扫描驱动器132L和132R以图6中所示的双排结构配置。即，在第一侧(例如，上、下、左或右侧)处的级(下文中称为“第一侧级”)ST1L至ST4L和在与第一侧相对的第二侧处的级(下文中称为“第二侧级”)ST1R至ST4R根据双排结构彼此相对地设置，其间插入有栅极线。第一侧级ST1L至ST4L和第二侧级ST1R至ST4R是直接形成在显示面板100上的GIP元件。在本文公开的实施方式中，两侧级包括第一侧级和第二侧级。
第一侧级ST1L至ST4L的操作被顺序激活，并且顺序地输出扫描信号SCAN(1)-A至SCAN(4)-A。第二侧级ST1R至ST4R的操作被顺序激活，并且顺序地输出扫描信号SCAN(1)-B至SCAN(4)-B。连接至相同栅极线的第n第一侧级和第n第二侧级输出相同相位的扫描信号SCAN(n)-A和SCAN(n)-B。相同相位的扫描信号SCAN(n)-A和SCAN(n)-B可以是图4的第一扫描信号SCAN1(n)或第二扫描信号SCAN2(n)。
图6的第一侧级ST1L至ST4L和第二侧级ST1R至ST4R可具有图7中所示的第一输出单元AND1和第二输出单元AND2的连接配置，使得可减少异常输出。在图7中，第一侧级STnL包括节点QL和第一输出单元AND1，并且可输出第一相位的扫描信号A SCAN(n)-A。此外，第二侧级STnR包括节点QR和第二输出单元AND2，并且可输出第一相位的扫描信号B SCAN(n)-B。在本文公开的实施方式中，第一相位的扫描信号A SCAN(n)-A和第一相位的扫描信号BSCAN(n)-B可以是相同的。
第一输出单元AND1包括连接至节点QL和节点QR的第一上拉元件。因此，在节点QL和节点QR都被激活的时段内，第一输出单元AND1以栅极导通电压输出扫描信号A SCAN(n)-A。当节点QL和节点QR中的至少一个被去激活时，第一输出单元AND1以栅极截止电压输出扫描信号A SCAN(n)-A。
第一输出单元AND1的第一上拉元件包括在第一时钟输入端与第一输出节点NaL之间串联连接的晶体管T6'L和T6L。晶体管T6'L的栅极连接至节点QR，晶体管T6L的栅极连接至节点QL。与扫描信号A SCAN(n)-A同步的时钟信号CLKn被输入至第一时钟输入端。时钟信号CLKn可以是图6的时钟信号CLK1至CLK4之一。
第二输出单元AND2包括连接至节点QL和节点QR的第二上拉元件。因此，在节点QL和节点QR都被激活的时段内，第二输出单元AND2以栅极导通电压输出扫描信号B SCAN(n)-B。当节点QL和节点QR中的至少一个被去激活时，第二输出单元AND2以栅极截止电压输出扫描信号B SCAN(n)-B。
第二输出单元AND2的第二上拉元件包括在第二时钟输入端与第二输出节点NaR之间串联连接的晶体管T6'R和T6R。晶体管T6'R的栅极连接至节点QL，晶体管T6R的栅极连接至节点QR。与扫描信号B SCAN(n)-B同步的时钟信号CLKn以与第一时钟输入端相同的方式输入至第二时钟输入端。
响应于起始信号VST或进位信号CRY激活图6的第一侧级ST1L至ST4L和第二侧级ST1R至ST4R的操作，并且顺序输出扫描信号SCAN(1)-A/B至SCAN(4)-A/B。响应于起始信号VST激活最上级ST1L和ST1R的操作，并且响应于从在前级接收的进位信号CRY，顺序地激活最上级ST1L和ST1R之下的第二最上级ST2L和ST2R至最下级的操作。进位信号CRY是在前级的扫描信号。在本文公开的实施方式中，“在前级”是比参考级更早激活的级，并且生成扫描信号，该扫描信号的相位早于从参考级输出的扫描信号的相位。
图6的第一侧级ST1L至ST4L和第二侧级ST1R至ST4R可共同连接至提供有全局复位信号QRST的复位线CL2和提供有栅极截止电压VGH和栅极导通电压VGL的电源线AL1和AL2，以便输出扫描信号SCAN(1)-A/B至SCAN(4)-A/B。此外，图6的第一侧级ST1L至ST4L和第二侧级ST1R至ST4R可选择性地连接至提供有时钟信号CLK1至CLK4的时钟线BL1至BL4，并且可选择性地连接至提供有起始信号VST的起始线CL1。所有的起始信号VST和时钟信号CLK1至CLK4在栅极截止电压VGH与栅极导通电压VGL之间摆动。
第一侧级ST1L至ST4L中的每一个可通过多个连接端A1、A2、B1至B3、C1和C2连接至信号线AL1、AL2、BL1至BL3、CL1和CL2。第二侧级ST1R至ST4R的每一个可通过多个连接端A1'、A2'、B1'至B3'、C1'和C2'连接至信号线AL1、AL2、BL1至BL3、CL1和CL2。
图8示出包括图7中所示的第一输出单元的第一侧级的配置。图8中所示的第一侧级是图6中所示的级ST1L。除了时钟信号和进位信号的差异之外，图6的剩下的第一侧级ST2L、ST3L、ST4L中的每一个的配置可与图8的级ST1L的配置基本相同。
参照图8，第一侧级ST1L可包括复位单元、输出缓存器、QL控制器、QBL控制器和劣化减少单元。第一输出单元AND1包括在输出缓存器中。
复位单元可实现为响应于全局复位信号QRST而切换的晶体管TqrstL。晶体管TqrstL每隔预定时间将节点QL复位至栅极截止电压VGH，由此确保级的操作稳定性和操作可靠性。晶体管TqrstL的栅极连接至复位端C2。栅极导通电压VGL的全局复位信号QRST可在初始驱动的通电时段中同时输入至所有级。可以在起始信号VST之前的初始驱动中输入栅极导通电压VGL的全局复位信号QRST。当晶体管TqrstL通过栅极导通电压VGL的全局复位信号QRST导通时，节点QL可复位至栅极截止电压VGH。
输出缓存器可包括：第一输出单元AND1(其包括根据节点QL和节点QR控制的第一上拉元件T6'L和T6L)、根据节点QBL控制的下拉元件T7L、以及连接至节点QL的促进电容器(boosting capacitor)CBL。
当响应于时钟信号CLK1，节点QL和节点QR的电压被激活然后促进时，第一上拉元件T6'L和T6L是将栅极导通电压VGL的扫描信号SCAN(1)-A输出至节点NaL的晶体管。第一上拉元件T6'L和T6L包括在时钟输入端B1与输出节点NaL之间串联连接的晶体管T6'L和T6L。晶体管T6'L的栅极连接至节点QR，并且晶体管T6L的栅极连接至节点QL。
促进电容器CBL连接在节点QL与节点NaL之间。当在节点QL的电压处于栅极导通电压VGL的状态下时钟信号CLK1从栅极截止电压VGH反转到栅极导通电压VGL时，节点QL的电压由于促进电容器CBL和节点QL的耦合效应从栅极导通电压VGL降低到低于栅极导通电压VGL的促进电压电平。由于这种自举效应，节点NaL的电压迅速变为栅极导通电压VGL。可在没有失真或延迟的情况下利用自举效应快速输出栅极导通电压VGL的扫描信号SCAN(1)-A。
下拉元件T7L是当节点QBL被激活时将栅极截止电压VGH的扫描信号SCAN(1)-A输出至节点NaL的晶体管。下拉元件T7L的栅极连接至节点QBL，下拉元件T7L的第一电极连接至节点NaL，下拉元件T7L的第二电极连接至VGH电源端A1。
QL控制器可包括控制节点QL的电压的晶体管T1L、T2L和T3L以及电容器CQL。
晶体管T1L和T2L串联连接在VGL电源端A2与节点QL之间。晶体管T1L和T2L响应于起始信号VST和时钟信号CLK4而切换(每个时钟信号CLK4具有早于时钟信号CLK1的相位的相位)，并且将节点QL激活到栅极导通电压VGL。晶体管T1L的栅极连接至输入起始信号VST的起始端C，晶体管T1L的第一电极连接至VGL电源端A2，并且晶体管T1L的第二电极连接至晶体管T2L的第一电极。晶体管T2L的栅极连接至输入时钟信号CLK4的时钟端B3，晶体管T2L的第一电极连接至晶体管T1L的第二电极，并且晶体管T2L的第二电极经由晶体管Tbv2L连接至节点QL。
晶体管T3L在节点QBL被激活的同时将节点QL去激活至栅极截止电压VGH。晶体管T3L的栅极连接至节点QBL，晶体管T3L的第一电极连接至VGH电源端A1，晶体管T3L的第二电极经由晶体管Tbv3L连接至节点QL。
电容器CQL连接在节点QL与VGH电源端A1之间，并且在节点QL浮置时稳定节点QL的电压。
QBL控制器可包括控制节点QBL的电压的晶体管T4L、T5L和T8L以及电容器CQBL。
晶体管T4L响应于时钟信号CLK3切换(时钟信号CLK3的相位晚于时钟信号CLK1的相位)，并且将节点QBL激活为栅极导通电压VGL。晶体管T4L的栅极连接至输入时钟信号CLK3的时钟端B2，晶体管T4L的第一电极连接至VGL电源端A2，晶体管T4L的第二电极连接至节点QBL。
晶体管T5L响应于起始信号VST切换并且将节点QBL去激活至栅极截止电压VGH。晶体管T5L的栅极连接至起始端C1，晶体管T5L的第一电极连接至VGH电源端A1，晶体管T5L的第二电极连接至节点QBL。
晶体管T8L在节点QL被激活的同时将节点QBL去激活至栅极截止电压VGH。晶体管T8L的栅极经由晶体管Tbv4L连接至节点QL，晶体管T8L的第一电极连接至VGH电源端A1，晶体管T8L的第二电极连接至节点QBL。
电容器CQBL连接在节点QBL与VGH电源端A1之间，并且在节点QBL浮置时稳定节点QBL的电压。
劣化减少单元包括栅极连接至VGL电源端A2的晶体管Tbv1L、Tbv2L、Tbv3L和Tbv4L。晶体管Tbv1L、Tbv2L、Tbv3L和Tbv4L中的每一个的一个电极连接至节点QL。由于VGL电源端A2的栅极导通电压VGL的缘故，晶体管Tbv1L、Tbv2L、Tbv3L和Tbv4L保持导通状态。然而，因为晶体管Tbv1L、Tbv2L、Tbv3L和Tbv4L中的每一个的栅极-源极电压小于阈值电压而节点QL的电压被促进，所以晶体管Tbv1L、Tbv2L、Tbv3L和Tbv4L截止。
晶体管Tbv1L控制节点QL与晶体管TqrstL之间的电流路径。晶体管Tbv1L保持导通状态，并且仅在节点QL的电压被促进时截止，由此阻断节点QL与晶体管TqrstL之间的电流。即使当节点QL的电压被促进时，节点QL的促进电压也不会影响晶体管TqrstL的一个电极。因此，防止了由节点QL的促进电压引起的晶体管TqrstL的漏极-源极电压的增加。如果晶体管TqrstL的漏极-源极电压增加到等于或大于临界值的值，则可能由于过载而发生装置击穿现象，即所谓的击穿现象。因此，晶体管Tbv1L可以防止击穿现象。
晶体管Tbv2L控制节点QL与晶体管T2L之间的电流路径。晶体管Tbv2L保持导通状态，并且仅在节点QL的电压被促进时截止，由此阻断节点QL与晶体管T2L之间的电流。即使当节点QL的电压被促进时，节点QL的促进电压也不会影响晶体管T2L的一个电极。因此，晶体管Tbv2L可防止由于节点QL的促进电压导致晶体管T2L的漏极-源极电压超过临界值而引起的击穿现象。
晶体管Tbv3L控制节点QL与晶体管T3L之间的电流路径。晶体管Tbv3L保持导通状态，并且仅在节点QL的电压被促进时截止，由此阻断节点QL与晶体管T3L之间的电流。即使当节点QL的电压被促进时，节点QL的促进电压也不会影响晶体管T3L的一个电极。因此，晶体管Tbv3L可防止由于节点QL的促进电压导致晶体管T3L的漏极-源极电压超过临界值而引起的击穿现象。
晶体管Tbv4L控制节点QL与晶体管T8L之间的电流路径。晶体管Tbv4L保持导通状态，并且仅在节点QL的电压被促进时截止，由此阻断节点QL与晶体管T8L之间的电流。即使当节点QL的电压被促进时，节点QL的促进电压也不会影响晶体管T8L的栅极。因此，晶体管Tbv4L可防止由于节点QL的促进电压导致晶体管T8L的栅极-漏极电压超过临界值而引起的击穿现象。
晶体管TqrstL、T3L、T4L、T5L和T8L可被配置为双栅极结构，使得它们可以在它们被截止时抑制漏电流。在双栅极结构中，两个栅极彼此连接，使得它们具有相同的电压电平。双栅极结构中的沟道长度比单栅极结构中的沟道长度长。因为沟道长度的增加导致电阻增加，所以当晶体管截止时漏电流减小。因此，可以确保操作稳定性。
图8示出包括图7中所示的第二输出单元的第二侧级的配置。图9中所示的第二侧级是图6中的级ST1R。除了时钟信号和进位信号的差异之外，图6的剩下的第二侧级ST2R、ST3R、ST4R中的每一个的配置可与图9的级ST1R的配置基本相同。
参照图9，第二侧级ST1R可包括复位单元、输出缓存器、QR控制器、QBR控制器和劣化减少单元。第二输出单元AND2包括在输出缓存器中。
复位单元可以实现为响应于全局复位信号QRST而切换的晶体管TqrstR。晶体管TqrstR每隔预定时间将节点QR复位为栅极截止电压VGH，由此确保级的操作稳定性和操作可靠性。晶体管TqrstR的栅极连接至复位端C2’。栅极导通电压VGL的全局复位信号QRST可在初始驱动的通电时段中同时输入至所有级。栅极导通电压VGL的全局复位信号QRST可在起始信号VST之前的初始驱动中输入。当晶体管TqrstR通过栅极导通电压VGL的全局复位信号QRST导通时，节点QR可以被复位至栅极截止电压VGH。
输出缓存器可包括第二输出单元AND2，第二输出单元AND2包括根据节点QL和节点QR控制的第二上拉元件T6'R和T6R、根据节点QBR控制的下拉元件T7R、以及连接至节点QR的促进电容器CBR。
第二上拉元件T6'R和T6R是在节点QL和节点QR的电压响应于时钟信号CLK1被激活然后被促进时将栅极导通电压VGL的扫描信号SCAN(1)-B输出到节点NaR的晶体管。第二上拉元件T6'R和T6R包括在时钟输入端B1’与输出节点NaR之间串联连接的晶体管T6'R和T6R。晶体管T6'R的栅极连接至节点QL，晶体管T6R的栅极连接至节点QR。
促进电容器CBR连接在节点QR与节点NaR之间。当在节点QR的电压处于栅极导通电压VGL的状态下时钟信号CLK1从栅极截止电压VGH反转为栅极导通电压VGL时，节点QR的电压由于促进电容器CBR和节点QR的耦合效应从栅极导通电压VGL降低到低于栅极导通电压VGL的促进电压电平。由于这种自举效应，节点NaR的电压迅速变为栅极导通电压VGL。可以在没有失真或延迟的情况下利用自举效应快速输出栅极导通电压VGL的扫描信号SCAN(1)-B。
下拉元件T7R是当节点QBR被激活时将栅极截止电压VGH的扫描信号SCAN(1)-B输出至节点NaR的晶体管。下拉元件T7R的栅极连接至节点QBR，下拉元件T7R的第一电极连接至节点NaR，下拉元件T7R的第二电极连接至VGH电源端A1’。
QR控制器可包括控制节点QR的电压的晶体管T1R、T2R和T3R以及电容器CQR。
晶体管T1R和T2R串联连接在VGL电源端A2’与节点QR之间。晶体管T1R和T2R响应于起始信号VST和时钟信号CLK4而切换(每个时钟信号CLK4具有早于时钟信号CLK1的相位的相位)，并且将节点QR激活为栅极导通电压VGL。晶体管T1R的栅极连接至输入起始信号VST的起始端C1’，晶体管T1R的第一电极连接至VGL电源端A2’，晶体管T1R的第二电极连接至晶体管T1R的第二电极。晶体管T2R的第一电极连接至输入时钟信号CLK4的时钟端B3’，晶体管T2R的第一电极连接至晶体管T1R的第二电极，晶体管T2R的第二电极经由晶体管Tbv2R连接至节点QR。
晶体管T3R在节点QBR被激活时将节点QR去激活至栅极截止电压VGH。晶体管T3R的栅极连接至节点QBR，晶体管T3R的第一电极连接至VGH电源端A1’，晶体管T3R的第二电极经由晶体管Tbv3R连接至节点QR。
电容器CQR连接在QR与VGH电源端A1’之间，并且在节点QR浮置时稳定节点QR的电压。
QBR控制器可包括控制节点QBR的电压的晶体管T4R、T5R和T8R以及电容器CQBR。
晶体管T4R响应于时钟信号CLK3而切换(时钟信号CLK3的相位晚于时钟信号CLK1的相位)，并且将节点QBR激活为栅极导通电压VGL。晶体管T4R的栅极连接至输入时钟信号CLK3的时钟端B2’，晶体管T4R的第一电极连接至VGL电源端A2’，晶体管T4R的第二电极连接至节点QBR。
晶体管T5R响应于起始信号VST而切换，并且将节点QBR去激活到栅极截止电压VGH。晶体管T5R的栅极连接至起始端C1’，晶体管T5R的第一电极连接至VGH电源端A1’，晶体管T5R的第二电极连接至节点QBR。
晶体管T8R在节点QR被激活时将节点QBR去激活至栅极截止电压VGH。晶体管T8R的栅极经由晶体管Tbv4R连接至节点QR，晶体管T8R的第一电极连接至VGH电源端A1’，晶体管T8R的第二电极连接至节点QBR。
电容器CQBR连接在节点QBR与VGH电源端A1’之间，并且在节点QBR浮置的同时稳定节点QBR的电压。
劣化减少单元包括晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R，晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R的栅极连接至VGL电源端A2’。晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R中的每一个的一个电极连接至节点QR。晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R由于VGL电源端A2’的栅极导通电压VGL而保持导通状态。然而，因为晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R中的每一个的栅极-源极电压小于阈值电压而节点QR的电压被促进，所以晶体管Tbv1R、Tbv2R、Tbv3R和Tbv4R截止。
晶体管Tbv1R控制节点QR与晶体管TqrstR之间的电流路径。晶体管Tbv1R保持导通状态，并且仅在节点QR的电压被促进时截止，由此阻断节点QR与晶体管TqrstR之间的电流。即使当节点QR的电压被促进时，节点QR的促进电压也不会影响晶体管TqrstR的一个电极。因此，防止了由节点QR的促进电压引起的晶体管TqrstR的漏极-源极电压的增加。如果晶体管TqrstR的漏极-源极电压增加到等于或大于临界值，则可能由于过载而发生装置击穿现象，即所谓的击穿现象。因此，晶体管Tbv1R可以防止击穿现象。
晶体管Tbv2R控制节点QR与晶体管T2R之间的电流路径。晶体管Tbv2R保持导通状态，并且仅在节点QR的电压被促进时截止，由此阻断节点QR与晶体管T2R之间的电流。即使当节点QR的电压被促进时，节点QR的促进电压也不会影响晶体管T2R的一个电极。因此，晶体管Tbv2R可防止由于节点QR的促进电压导致的晶体管T2R的漏极-源极电压超过临界值而引起的击穿现象。
晶体管Tbv3R控制节点QR与晶体管T3R之间的电流路径。晶体管Tbv3R保持导通状态，并且仅在节点QR的电压被促进时截止，由此阻断节点QR与晶体管T3R之间的电流。即使当节点QR的电压被促进时，节点QR的促进电压也不会影响晶体管T3R的一个电极。因此，晶体管Tbv3R可防止由于节点QR的促进电压导致的晶体管T3R的漏极-源极电压超过临界值而引起的击穿现象。
晶体管Tbv4R控制节点QR与晶体管T8R之间的电流路径。晶体管Tbv4R保持导通状态，并且仅在节点QR的电压被促进时截止，由此阻断节点QR与晶体管T8R之间的电流。即使当节点QR的电压被促进时，节点QR的促进电压也不会影响晶体管T8R的栅极电极。因此，晶体管Tbv4R可防止由于节点QR的促进电压导致的晶体管T8R的栅极-漏极电压超过临界值而引起的击穿现象。
可以以双栅极结构配置晶体管TqrstR、T3R、T4R、T5R和T8R，使得它们可在它们截止时抑制漏电流。在双栅极结构中，两个栅极彼此连接，使得它们具有相同的电压电平。双栅极结构中的沟道长度比单栅极结构中的沟道长度长。因为沟道长度的增加导致电阻增加，所以当晶体管截止时漏电流减小。因此，可确保操作稳定性。
图10示出当图8和图9的级正常操作时节点QL和QR以及扫描信号的电压的变化。图11示出当图8和图9的级异常操作时节点QL和QR以及扫描信号的电压的变化。
当节点QL和QR正常操作时，图8和图9中所示的第一侧级和第二侧级(即，两侧级)的节点QL和QR每帧激活一次。当节点QL和QR被激活时，自举与时钟信号CLK1同步地发生，并且相同相位的扫描信号SCAN(1)-A/B被输出至两侧级。
另一方面，当图8和图9中所示的两侧级的节点QL和QR之一异常操作时，在一帧中可激活具有问题的节点两次或更多次。例如，如图11所示，节点QL可在一帧中被激活两次。由于连接至节点QL和QR的晶体管根据温度、驱动条件等而劣化，因此产生这种异常操作。
根据本发明的实施方式，第一输出单元AND1和第二输出单元AND2中的每一个连接至节点QL和QR，使得它们由所有节点QL和QR控制。因此，即使节点QL和QR中的一个异常操作，两侧级也可正常输出扫描信号SCAN(1)-A/B。即，如图11中的虚线所示，即使节点QL被异常激活和自举，节点QR也可以在节点QL被异常激活和自举的时段期间保持正常状态(即，去激活状态)。因此，从第一侧级输出的扫描信号SCAN(1)-A可保持正常状态(即，栅极截止电压VGH)。如上所述，即使当两侧级中的一个的节点Q被异常激活时，本发明的实施方式也可通过改变输出单元的连接配置来防止由两侧级中的一个的节点Q的异常激活导致的异常输出。
图12示出图8中所示的第一侧级的操作波形。图13A至13E示出分别对应于图12中所示的时段①至⑤的级的操作状态。因为图9中所示的第二侧级的操作与图8所示的第一侧级的操作基本相同，将对其进行简要描述。
参照图12和13A，在时段①中，起始信号VST和时钟信号CLK1至CLK4以栅极截止电压VGH输入，并且全局复位信号QRST以栅极导通电压VGL输入。
在时段①中，晶体管T1L和T5L响应于栅极截止电压VGH的起始信号VST而截止。此外，晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而截止，并且晶体管T2L响应于栅极截止电压VGH的时钟信号CLK4而截止。
在时段①中，晶体管TqrstL响应于栅极导通电压VGL的全局复位信号QRST导通，并且节点QL复位至栅极截止电压VGH。此外，晶体管T6L和T8L被栅极截止电压VGH的节点QL截止。在时段①中，节点QR被复位为栅极截止电压VGH。因此，晶体管T6'L被节点QR截止。
在时段①中，节点QBL的电压保持在栅极截止电压VGH。晶体管T3L和T7L由栅极截止电压VGH的节点QBL截止。
在时段①中，晶体管Tbv1L至Tbv4L保持导通状态。
因此，在时段①中，扫描信号SCAN(1)-A保持在紧接在前的帧的栅极截止电压VGH。
参照图12和13B，在时段②中，起始信号VST和时钟信号CLK4以栅极导通电压VGL输入，并且时钟信号CLK1、CLK2和CLK3以及全局复位信号QRST以栅极截止电压VGH输入。
在时段②中，晶体管T1L和T5L响应于栅极导通电压VGL的起始信号VST而导通，并且晶体管T2L响应于栅极导通电压VGL的时钟信号CLK4而导通。此外，晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而保持截止状态。
在时段②中，晶体管Tbv1L至Tbv4L保持导通状态。
在时段②中，晶体管T1L和T2L响应于栅极导通电压VGL的起始信号VST和栅极导通电压VGL的时钟信号CLK4而导通，并且节点QL被激活为栅极导通电压VGL。晶体管T6L和T8L通过节点QL的栅极导通电压VGL而导通。在这种情况下，节点QR被激活至栅极导通电压VGL。因此，作为扫描信号SCAN(1)-A的栅极截止电压VGH的时钟信号CLK1通过晶体管T6L和T6'L的导通而输出至节点NaL。
在时段②中，晶体管T8L通过节点QL的栅极导通电压VGL导通，晶体管T1L和T5L响应于栅极导通电压VGL的起始信号VST而导通，并且晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而保持截止状态。结果，节点QBL保持在栅极截止电压VGH，并且晶体管T7L保持截止状态。此外，晶体管T3L通过节点QBL的栅极截止电压VGH保持截止状态。
参照图12和13C，在时段③中，时钟信号CLK1以栅极导通电压VGL输入，并且时钟信号CLK2、CLK3和CLK4、起始信号VST和全局复位信号QRST以栅极截止电压VGH输入。
在时段③中，晶体管T1L和T5L响应于栅极截止电压VGH的起始信号VST而截止，并且晶体管T2L响应于栅极截止电压VGH的时钟信号CLK4而截止。此外，晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而保持截止状态。
在时段③中，节点QL和节点QR浮置，并且时钟信号CLK1从栅极截止电压VGH反转到栅极导通电压VGL，并且被输入至时钟端B1。当时钟端B1和B1'的电压由于时钟端B1与节点QL之间的寄生电容器以及时钟端B1'与节点QR之间的寄生电容器的耦合效应而导致从栅极截止电压VGH减小至栅极导通电压VGL时，节点QL和QR的电压从栅极导通电压VGL减小至促进电压BSL。结果，在没有延迟和/或失真的情况下将栅极导通电压VGL的时钟信号CLK1通过晶体管T6L和T6'L充入节点NaL。换句话说，栅极导通电压VGL的扫描信号SCAN(1)-A被快速输出至节点NaL。
在时段③中，随着节点QL的电压从栅极导通电压VGL减小至促进电压BSL，晶体管Tbv1L到Tbv4L截止。当节点QL的电压被促进时，晶体管Tbv1L至Tbv4L截止并阻止将过载(overlaod)施加至晶体管TqrstL、T2L、T3L和T8L。
在时段③中，晶体管T8L的栅极浮置，并且晶体管T8L保持导通状态。晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而保持截止状态。结果，节点QBL保持在栅极截止电压VGH，并且晶体管T7L保持截止状态。此外，晶体管T3L通过栅极截止电压VGH的节点QBL保持截止状态。
参照图12和13D，在时段④中，时钟信号CLK2以栅极导通电压VGL输入，并且时钟信号CLK1、CLK3和CLK4、起始信号VST和全局复位信号QRST以栅极截止电压VGH输入。
在时段④中，晶体管T1L和T5L响应于栅极截止电压VGH的起始信号VST而保持截止状态，并且晶体管T2L响应于栅极截止电压VGH的时钟信号CLK4而保持截止状态。此外，晶体管T4L响应于栅极截止电压VGH的时钟信号CLK3而保持截止状态。
在时段④中，节点QL浮置。当时钟端B1的电压从栅极导通电压VGL增加至栅极截止电压VGH时，节点QL的电压从促进电压BSL增加至栅极导通电压VGL。此外，晶体管Tbv1L至Tbv4L和T8L导通，并且晶体管T3L和T7L截止。晶体管T6L和T6'L保持导通状态。结果，作为扫描信号SCAN(1)-A的栅极截止电压VGH的时钟信号CLK1通过晶体管T6L和T6’L输出至节点NaL。
参照图12和13E，在时段⑤中，时钟信号CLK3以栅极导通电压VGL输入，并且时钟信号CLK1、CLK2和CLK4、起始信号VST和全局复位信号QRST以栅极截止电压VGH输入。
在时段⑤中，晶体管T1L和T5L响应于栅极截止电压VGH的起始信号VST而保持截止状态，并且晶体管T2L响应于栅极截止电压VGH的时钟信号CLK4而保持截止状态。此外，晶体管T4L响应于栅极导通电压VGL的时钟信号CLK3而导通。
在时段⑤中，通过晶体管T4L的导通将栅极导通电压VGL再次施加至节点QBL。晶体管T7L和T3L由栅极导通电压VGL的节点QBL导通。结果，栅极截止电压VGH的扫描信号SCAN(1)-A通过晶体管T7L输出至节点NaL，并且栅极截止电压VGH通过晶体管T3L再次施加至节点QL。
在时段⑤中，节点QL的电压反转为栅极截止电压VGH，并且晶体管Tbv1L至Tbv4L保持导通状态。此外，晶体管T6L被栅极截止电压VGH的节点QL截止。
如上所述，本发明的实施方式将双排结构的两侧级的第一和第二输出单元中的每一个连接至节点QL和QR，使得第一和第二输出单元由所有节点QL和QR控制。因此，即使节点QL和QR中的一个异常操作，本发明的实施方式也能防止两侧级异常地输出扫描信号。换句话说，即使当两侧级中的一个的节点Q被异常激活时，本发明的实施方式也能通过改变输出单元的连接配置来防止由节点Q的异常激活导致的异常输出。
尽管已经参考多个说明性实施方式描述了实施方式，但是所属领域技术人员可以设计出落入本发明的原理的范围内的许多其他修改和实施方式。特别地，在本说明书、附图和所附权利要求书的范围内，可以在主题组合布置的组成部件和/或配置中进行各种变化和修改。除了组成部件和/或配置的变化和修改之外，替代使用对于所属领域技术人员而言也将是显而易见的。

Claims (12)

1.一种栅极驱动器，包括：
第一级，包括节点QL和第一输出单元，所述第一级配置为输出扫描信号A；和
第二级，包括节点QR和第二输出单元，所述第二级配置为输出具有与扫描信号A相同的相位的扫描信号B，
其中所述第一输出单元连接至所述节点QL和所述节点QR，并且所述第二输出单元连接至所述节点QL和所述节点QR。
2.根据权利要求1所述的栅极驱动器，其中所述第一级和所述第二级连接至显示面板的栅极线，
其中所述第一级配置为将所述扫描信号A输出至所述栅极线，所述第二级配置为将所述扫描信号B输出至所述栅极线。
3.根据权利要求1所述的栅极驱动器，其中所述第一输出单元配置为在所述节点QL和所述节点QR都被激活的同时以栅极导通电压输出所述扫描信号A，并且所述第二输出单元被配置为在所述节点QL和所述节点QR都被激活的同时以所述栅极导通电压输出所述扫描信号B。
4.根据权利要求3所述的栅极驱动器，其中在所述节点QL和所述节点QR中的至少一个被去激活时，所述第一输出单元配置为输出用于所述扫描信号A的栅极截止电压，并且在所述节点QL和所述节点QR的至少一个被去激活时，所述第二输出单元配置为输出用于所述扫描信号B的栅极截止电压。
5.根据权利要求1所述的栅极驱动器，其中所述第一输出单元包括在第一时钟输入端与第一输出节点之间的晶体管T6'L和T6L，
其中所述晶体管T6'L的栅极连接至所述节点QR，
其中所述晶体管T6L的栅极连接至所述节点QL。
6.根据权利要求5所述的栅极驱动器，其中所述晶体管T6'L和T6L串联连接。
7.根据权利要求5所述的栅极驱动器，其中相同相位的时钟信号被施加至所述第一时钟输入端和所述第二输出单元。
8.根据权利要求1所述的栅极驱动器，其中所述第二输出单元包括在第二时钟输入端与第二输出节点之间的晶体管T6'R和T6R，
其中所述晶体管T6'R的栅极连接至所述节点QL，
其中所述晶体管T6R的栅极连接至所述节点QR。
9.根据权利要求8所述的栅极驱动器，其中所述晶体管T6'R和T6R串联连接。
10.根据权利要求8所述的栅极驱动器，其中相同相位的时钟信号被施加至所述第二时钟输入端和所述第一输出单元。
11.一种显示装置，包括：
显示面板，包括连接至像素的第一栅极线和第二栅极线；
第一扫描驱动器，连接至所述第一栅极线，所述第一栅极线具有在根据权利要求1所述的第一级和第二级中产生的第一相位的第一扫描信号；和
第二扫描驱动器，连接至所述第二栅极线，所述第二栅极线具有在根据权利要求1所述的第一级和第二级中产生的第二相位的第二扫描信号。
12.根据权利要求11所述的显示装置，其中每个像素包括发光元件和驱动元件，
其中在将所述像素的具体节点初始化的初始化时段期间，以栅极截止电压输出所述第一扫描信号，以栅极导通电压输出所述第二扫描信号，
其中在所述初始化时段之后对所述驱动元件的阈值电压进行采样和补偿的采样时段期间，以所述栅极导通电压输出所述第一扫描信号和所述第二扫描信号，
其中在所述采样时段之后驱动所述发光元件的发光时段期间，以所述栅极截止电压输出所述第一扫描信号和所述第二扫描信号。
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