CN109889200A - 一种基于频率量化器的电压信号转频率信号的电路 - Google Patents
一种基于频率量化器的电压信号转频率信号的电路 Download PDFInfo
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Abstract
本发明的一种基于频率量化器的电压信号转频率信号的电路中，积分器电路有一路输入是从外部获得的电压信号，另一路输入是从频率量化器电路获得的频率量化脉冲密度信号；积分器电路输出的控制电压信号，作为压控振荡器电路的输入信号；压控振荡器电路输出最终时钟信号，一路送至外部，另一路送至频率量化器电路；频率量化器电路的另一路输入是从外部获得的参考时钟信号；频率量化器电路输出频率量化脉冲密度信号；所述最终时钟信号的频率与所述电压信号呈线性关系。本发明通过将频率信号量化反馈的方式，使其与输入的电压信号产生线性关系，并且以输入频率基准的方式，精确实现模拟信号向频率信号的线性转换。
Description
技术领域
本发明涉及集成电路领域，尤其涉及信号处理领域中的一种基于频率量化器的电压信号转频率信号的电路。
背景技术
模拟信号的数字化是现实世界虚拟化的必要手段，现实世界的所有信号要进入计算机进行计算和处理都需要将其数字化，传统手段是通过模数转换器(ADC)来实现，但是在许多应用领域，传统的ADC无法可靠而稳定的实现信号转换，类似的问题在涉及到信号隔离等方面的应用时尤其突出。频率信号是介于数字信号与模拟信号之间的一种状态，它非常有利于信号的可靠传输。
发明内容
本发明的目的在于提供一种基于频率量化器的电压信号转频率信号的电路，通过将频率信号量化反馈的方式，使其与输入的电压信号产生线性关系，并且以输入频率基准的方式，精确实现模拟信号向频率信号的线性转换。
为了达到上述目的，本发明的技术方案是提供一种基于频率量化器的电压信号转频率信号的电路，包含：积分器电路、压控振荡器电路、频率量化器电路；
所述积分器电路有两路输入信号，一路是从所述电压信号转频率信号的电路外部获得的电压信号VIN，另一路是从所述频率量化器电路获得的频率量化脉冲密度信号VPDM；
所述积分器电路输出的控制电压信号VCTL，作为所述压控振荡器电路的输入信号；
所述压控振荡器电路输出最终时钟信号CLK_OUT，一路送至所述电压信号转频率信号的电路外部，另一路送至所述频率量化器电路；
所述频率量化器电路还从所述电压信号转频率信号的电路外部获得参考时钟信号CLK_REF；所述频率量化器电路输出所述频率量化脉冲密度信号VPDM；
所述最终时钟信号CLK_OUT的频率与所述电压信号VIN呈线性关系；或者，所述最终时钟信号CLK_OUT的周期时间与所述电压信号VIN呈线性关系。
可选地，所述频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例，与所述电压信号VIN的电压值呈线性关系；
所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT，与所述电压信号VIN的电压值呈线性关系；
所述频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例，等于所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT；
所述频率量化脉冲密度信号VPDM的高电平脉冲数与其总脉冲数的比值，等于所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT。
可选地，所述频率量化器电路进一步包含：
上升沿触发器，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过参考时钟信号CLK_REF的上升沿采样最终时钟信号CLK_OUT，在所述上升沿触发器产生的输出信号为VPOS；
下降沿触发器，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过参考时钟信号CLK_REF的下降沿采样最终时钟信号CLK_OUT，在所述下降沿触发器产生的输出信号为VNEG；
异或门电路，其输入信号为所述上升沿触发器的输出信号VPOS和所述下降沿触发器的输出信号VNEG，经过异或逻辑后输出所述频率量化脉冲密度信号VPDM。
可选地，所述频率量化器电路进一步包含：
上升沿触发器，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过最终时钟信号CLK_OUT的上升沿采样参考时钟信号CLK_REF，在所述上升沿触发器产生的输出信号为VPOS；
下降沿触发器，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过最终时钟信号CLK_OUT的下降沿采样参考时钟信号CLK_REF，在所述下降沿触发器产生的输出信号为VNEG；
异或门电路，其输入信号为所述上升沿触发器的输出信号VPOS和所述下降沿触发器的输出信号VNEG，经过异或逻辑后输出所述频率量化脉冲密度信号VPDM。
可选地，所述参考时钟信号CLK_REF的频率为F1，所述最终时钟信号CLK_OUT的频率分别为F1/8、F1/5、F1/3时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1/8、1/5、1/3或者7/8、4/5/、2/3。
可选地，所述参考时钟信号CLK_REF的频率为F2，所述最终时钟信号CLK_OUT的频率分别为8F2、5F2、3F2时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1/8、1/5、1/3或者7/8、4/5/、2/3。
可选地，所述参考时钟信号CLK_REF的频率为F3，所述最终时钟信号CLK_OUT的频率分别为2F3、3/2F3、5/4F3时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1、2/3、2/5或者0、1/3、3/5。
可选地，所述积分器电路内部包含电压转换电路，将频率量化脉冲密度信号VPDM的高电平脉冲比例线性化转换成电压，所述电压转换电路的正极输入端接电压信号VIN，通过调整负极输入端接入的高电平量化参考电压VREF+和低电平量化参考电压VREF-，来进行电压范围的转换。
可选地，通过参考时钟信号CLK_REF采样最终时钟信号CLK_OUT时，所述积分器电路的电压转换电路中，若VPDM高电平时接通VREF+，VPDM低电平时接通VREF-，并选择VREF+为K，VREF-为0，则FCLK_OUT＝VIN*(FCLK_REF/K)；
或者，若VPDM高电平时接通VREF-，VPDM低电平时接通VREF+，并选择VREF+为K，VREF-为0，则FCLK_OUT＝(1-VIN/K)*FCLK_REF。
可选地，通过最终时钟信号CLK_OUT采样参考时钟信号CLK_REF时，所述积分器电路的电压转换电路中，若VPDM高电平时接通VREF+，VPDM低电平时接通VREF-，并选择VREF+为K，VREF-为0，则FCLK_OUT＝K/VIN*FCLK_REF；
或者，若VPDM高电平时接通VREF-，VPDM低电平时接通VREF+，并选择VREF+为K，VREF-为0，则FCLK_OUT＝1/(1-VIN/K)*FCLK_REF。
可选地，通过参考时钟信号CLK_REF采样最终时钟信号CLK_OUT时，所述积分器电路的电压转换电路中，若VPDM信号取反，并将其高电平脉宽加倍后成为VPDM2，若VPDM2高电平时接通VREF+，VPDM2低电平时接通VREF-，并选择VREF+为K，VREF-为0，则FCLK_OUT＝(1-VIN/(2*K))*FCLK_REF；
其中，K为频率量化脉冲密度信号VPDM的量化参考电压VREF+，FCLK_OUT为最终时钟信号CLK_OUT的频率，FCLK_REF为参考时钟信号CLK_REF的频率。
本发明所述基于频率量化器的电压信号转频率信号的电路，采用基于基准时钟信号，将电压信号线性转换成频率信号的技术，通过将频率信号量化反馈的方法，精确输出与输入电压信号呈线性对应关系的频率信号。
附图说明
图1是基于频率量化器的电压信号转频率信号的电路模块框图；
图2是频率量化器电路模块框图；
图3a～图3c是多个示例中，频率量化器具有不同输入信号时，输出信号的波形图；
图4是频率量化器在一个示例下相关信号的波形图；
图5是积分器电路模块框图。
具体实施方式
以下结合附图，具体说明本发明的较佳实施例。
如图1所示，本发明提供一种基于频率量化器的电压信号转频率信号的电路I100，包含：积分器电路I101、压控振荡器电路I102、频率量化器电路I103。
所述积分器电路I101有两个输入端，一个输入电压信号VIN；另一个连接频率量化器电路I103，输入频率量化脉冲密度信号VPDM；在稳定工作状态下，所述频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例，与电压信号VIN的电压值呈线性关系；所述积分器电路I101的输出端，输出控制电压信号VCTL。
所述压控振荡器电路I102的输入端，连接积分器电路I101，输入控制电压信号VCTL；所述压控振荡器电路I102的输出端，输出最终时钟信号CLK_OUT。
所述频率量化器电路I103有两个输入端，一个输入参考时钟信号CLK_REF；另一个连接压控振荡器电路I102，输入最终时钟信号CLK_OUT；所述频率量化器电路I103的输出端，输出频率量化脉冲密度信号VPDM。
如图2所示为频率量化器的典型电路。所述频率量化器电路I103包含上升沿触发器I201、下降沿触发器I202、异或门电路I203。
所述上升沿触发器I201和下降沿触发器I202各自有两个输入端，分别采用频率量化器电路I103输入的两路时钟信号：最终时钟信号CLK_OUT和参考时钟信号CLK_REF。所述频率量化器电路I103通过参考时钟信号CLK_REF的上升沿和下降沿分别采样最终时钟信号CLK_OUT，在上升沿触发器I201处产生的输出信号为VPOS，在下降沿触发器I202处产生的输出为VNEG。
所述上升沿触发器I201和下降沿触发器I202的输出端，分别连接异或门电路I203的两个输入端，VPOS和VNEG信号经过异或逻辑后，在异或门电路I203的输出端获得1bit的脉冲密度调制信号(即，频率量化脉冲密度信号VPDM)。一定时间内频率量化脉冲密度信号VPDM的高电平脉冲数与总脉冲数的比值，等于CLK_OUT频率与CLK_REF频率的比值。
如图3a～图3c所示是多种CLK_OUT与CLK_REF的频率关系下，经过频率量化器后输出的VPDM波形图。
图3a中，CLK_REF＝1MHz，CLK_OUT＝1/8MHz，频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例为：RATIOVPDM＝1/8。
图3b中，CLK_REF＝1MHz，CLK_OUT＝1/5MHz，频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例为：RATIOVPDM＝1/5。
图3c中，CLK_REF＝1MHz，CLK_OUT＝1/3MHz，频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例为：RATIOVPDM＝1/3。
由此可知，频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例，等于CLK_OUT频率与CLK_REF频率的比例。
以图4中的频率为例，对应CLK_REF＝1Mhz，CLK_OUT＝1/8MHz的情况：在最终时钟信号CLK_OUT的每个跳边沿后面，频率量化脉冲密度信号VPDM会产生一个“脉冲宽度为参考时钟信号CLK_REF的半周期”的高电平脉冲；则，一个CLK_OUT的时钟周期内，会产生2个高电平脉冲，高电平总时间为一个CLK_REF的周期。所以，一个CLK_OUT周期内，频率量化脉冲密度信号VPDM的高电平脉冲时间与总时间的比例为：
RATIOVPDM＝TCLK_REF/TCLK_OUT
＝FCLK_OUT/FCLK_REF
＝(1/8Mhz)/1MHz
＝1/8
式中，T为下标各信号对应的时间，F为下标各信号对应的频率。
如图5所示是积分器电路I101的一个示例结构，其内部存在一个电压转换电路，可以将频率量化脉冲密度信号VPDM的高电平脉冲比例线性化转换成电压信号；其正极输入端接电压信号VIN，负极输入端选择不同的高电平参考电压VREF+和低电平参考电压VREF-，可以实现不同电压范围的转换。
第一案例中，若VPDM高电平时接通VREF+，VPDM低电平时接通VREF-，并选择VREF+为K，VREF-为0，则有以下的关系式：
RATIOVPDM*K＝VIN
FCLK_OUT/FCLK_REF*K＝VIN
FCLK_OUT＝VIN*(FCLK_REF/K)；
从上述结论可以得出，FCLK_REF为输入的固定频率，K为VPDM信号的量化参考电压，所以最终时钟信号CLK_OUT的频率FCLK_OUT与电压信号VIN呈线性关系。
第二案例中，若VPDM高电平时接通VREF-，VPDM低电平时接通VREF+，并选择VREF+为K，VREF-为0，则有以下的关系式：
(1-RATIOVPDM)*K＝VIN
FCLK_OUT＝(1-VIN/K)*FCLK_REF。
第三案例中，将上述第一案例中的CLK_REF与CLK_OUT的采样关系互换，则有以下的关系式：
RATIOVPDM*K＝VIN
FCLK_REF/FCLK_OUT*K＝VIN
FCLK_OUT＝K/VIN*FCLK_REF。
第四案例中，将上述第二案例中的CLK_REF与CLK_OUT的采样关系互换，则有以下的关系式：
FCLK_OUT＝1/(1-VIN/K)*FCLK_REF。
第五案例中，若VPDM信号取反，并将其高电平脉宽加倍后成为VPDM2，若VPDM2高电平时接通VREF+，VPDM2低电平时接通VREF-，并选择VREF+为K，VREF-为0，则有以下的关系式：
(1-RATIOVPDM)*2*K＝VIN
FCLK_OUT＝(1-VIN/(2*K))*FCLK_REF。
综上所述，本发明所述基于频率量化器的电压信号转频率信号的电路，通过将频率信号量化反馈的方式，使其与输入的电压信号产生线性关系，并且以输入频率基准的方式，精确实现了模拟信号向频率信号的线性转换。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (11)
1.一种基于频率量化器的电压信号转频率信号的电路，其特征在于，
包含：积分器电路(I101)、压控振荡器电路(I102)、频率量化器电路(I103)；
所述积分器电路(I101)有两路输入信号，一路是从所述电压信号转频率信号的电路外部获得的电压信号VIN，另一路是从所述频率量化器电路(I103)获得的频率量化脉冲密度信号VPDM；
所述积分器电路(I101)输出的控制电压信号VCTL，作为所述压控振荡器电路(I102)的输入信号；
所述压控振荡器电路(I102)输出最终时钟信号CLK_OUT，送至所述频率量化器电路(I103)；
所述频率量化器电路(I103)还从所述电压信号转频率信号的电路外部获得参考时钟信号CLK_REF；所述频率量化器电路(I103)输出所述频率量化脉冲密度信号VPDM；
所述最终时钟信号CLK_OUT的频率与所述电压信号VIN呈线性关系；或者，所述最终时钟信号CLK_OUT的周期时间与所述电压信号VIN呈线性关系。
2.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例，与所述电压信号VIN的电压值呈线性关系；
所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT，与所述电压信号VIN的电压值呈线性关系。
3.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例，等于所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT；
所述频率量化脉冲密度信号VPDM的高电平脉冲数与其总脉冲数的比值，等于所述最终时钟信号CLK_OUT的频率FCLK_OUT与参考时钟信号CLK_REF的频率FCLK_REF的比例：FCLK_OUT/FCLK_REF或者FCLK_REF/FCLK_OUT。
4.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述频率量化器电路(I103)进一步包含：
上升沿触发器(I201)，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过参考时钟信号CLK_REF的上升沿采样最终时钟信号CLK_OUT，在所述上升沿触发器(I201)产生的输出信号为VPOS；
下降沿触发器(I202)，其输入信号为最终时钟信号CLK_OUT和参考时钟信号CLK_REF，通过参考时钟信号CLK_REF的下降沿采样最终时钟信号CLK_OUT，在所述下降沿触发器(I202)产生的输出信号为VNEG；
异或门电路(I203)，其输入信号为所述上升沿触发器(I201)的输出信号VPOS和所述下降沿触发器(I202)的输出信号VNEG，经过异或逻辑后输出所述频率量化脉冲密度信号VPDM。
5.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述参考时钟信号CLK_REF的频率为F1，所述最终时钟信号CLK_OUT的频率分别为F1/8、F1/5、F1/3时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1/8、1/5、1/3或者7/8、4/5/、2/3。
6.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述参考时钟信号CLK_REF的频率为F2，所述最终时钟信号CLK_OUT的频率分别为8F2、5F2、3F2时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1/8、1/5、1/3或者7/8、4/5/、2/3。
7.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述参考时钟信号CLK_REF的频率为F3，所述最终时钟信号CLK_OUT的频率分别为2F3、3/2F3、5/4F3时，相应的频率量化脉冲密度信号VPDM的高电平脉冲时间与其总时间的比例RATIOVPDM为1、2/3、2/5或者0、1/3、3/5。
8.如权利要求1所述电压信号转频率信号的电路，其特征在于，
所述积分器电路(I101)内部包含电压转换电路，将频率量化脉冲密度信号VPDM的高电平脉冲比例线性化转换成电压，所述电压转换电路的正极输入端接电压信号VIN，通过调整负极输入端接入的高电平量化参考电压VREF+和低电平量化参考电压VREF-，来进行电压范围的转换。
9.如权利要求5所述电压信号转频率信号的电路，其特征在于，
最终时钟信号CLK_OUT的频率为FCLK_OUT＝(VIN/K)*FCLK_REF；
或者，FCLK_OUT＝(1-VIN/K)*FCLK_REF；
其中，频率量化脉冲密度信号VPDM的高电平量化参考电压VREF+为K，频率量化脉冲密度信号VPDM的低电平量化参考电压VREF-为0V，FCLK_OUT为最终时钟信号CLK_OUT的频率，FCLK_REF为参考时钟信号CLK_REF的频率。
10.如权利要求6所述电压信号转频率信号的电路，其特征在于，
最终时钟信号CLK_OUT的频率为FCLK_OUT＝K/VIN*FCLK_REF；
或者，FCLK_OUT＝1/(1-VIN/K)*FCLK_REF；
其中，频率量化脉冲密度信号VPDM的高电平量化参考电压VREF+为K，频率量化脉冲密度信号VPDM的低电平量化参考电压VREF-为0V，FCLK_OUT为最终时钟信号CLK_OUT的频率，FCLK_REF为参考时钟信号CLK_REF的频率。
11.如权利要求7所述电压信号转频率信号的电路，其特征在于，
最终时钟信号CLK_OUT的频率为FCLK_OUT＝(1-VIN/(2*K))*FCLK_REF；其中，频率量化脉冲密度信号VPDM的高电平量化参考电压VREF+为K，频率量化脉冲密度信号VPDM的低电平量化参考电压VREF-为0V，FCLK_OUT为最终时钟信号CLK_OUT的频率，FCLK_REF为参考时钟信号CLK_REF的频率。
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