CN109885513A - 一种存储系统的延迟控制方法 - Google Patents

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Abstract

本发明提供一种存储系统的延迟控制方法,应用于存储系统中,存储系统包括控制器,控制器上设置有多个接收引脚,每个接收引脚上设置有寄存器,每个接收引脚通过信号线与存储器连接;延迟控制方法具体包括:先通过每个寄存器对对应的信号线传输的信号进行延时处理,获取每个信号的延迟偏移量;再将每个信号线传输的信号的延迟偏移量进行比较,得到最小延迟偏移量;最后通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使每个信号减少最小延迟偏移量由控制器端到达存储器端。本发明的有益效果在于通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使得每一个信号线上传输的信号都减少相同的延迟偏移量来有效地提高存储系统的稳定性。

Description

一种存储系统的延迟控制方法
技术领域
本发明涉及通信技术领域,尤其涉及一种存储系统的延迟控制方法。
背景技术
现有技术中,存储系统通常包括eMMC(Embedded Multi Media Card)存储器,然而随着频率的增加,eMMC存储器的稳定性越差。在eMMC存储器的硬件设计中,由于PCB布局走线的限制和芯片内部的封装走线长度不同,而导致信号的有效窗口变小,并且信号的延时阶梯数量变多,以及延迟窗口(delay cell)会受到温度、湿度和电压的影响导致延时的时间不稳定,进而导致信号的干扰多和读写不稳定。
现有技术中为了解决上述问题,通常采用下述两种解决方案:
1)将PCB板上的走线做等长处理,然而会增加布局(Layout)面积,同时由于走线变长带来负载加大,降低单条信号线的信号质量;
2)对已经调试中的PCB板进行降频处理,但是无法使采样时钟在数据的中间位置,即无法提高读写的稳定性。
发明内容
针对现有技术中存在的上述问题,现提供一种旨在有效提高存储系统稳定性的存储系统的延迟控制方法。
具体技术方案如下:
一种存储系统的延迟控制方法,应用于存储系统中,存储系统包括控制器和存储器,其中,控制器上设置有多个接收引脚,每个接收引脚上设置有寄存器,每个接收引脚通过信号线与存储器连接,信号线用于传输信号;
延迟控制方法具体包括以下步骤:
步骤S1,通过对应的寄存器对信号线传输的信号进行延时处理,获取每个信号的延迟偏移量;
步骤S2,将所有延迟偏移量进行比较,以得到最小延迟偏移量;
步骤S3,通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使每个信号减少最小延迟偏移量由控制器端到达存储器端。
优选的,存储系统的延迟控制方法,其中,步骤S1具体包括以下步骤:
步骤S11,通过对应的寄存器对信号线传输的信号进行延时处理,获取信号的延迟信息;
步骤S12,根据对应的延迟信息获取信号的延迟边界;
步骤S13,通过对应的延迟边界获取信号的延迟偏移量。
优选的,存储系统的延迟控制方法,其中,控制器设置有多个延迟窗口,延迟偏移量为延迟边界到控制器端的延迟窗口的数量。
优选的,存储系统的延迟控制方法,其中,控制器设置有64个延迟窗口,延迟窗口为控制器的最小延迟单位。
优选的,存储系统的延迟控制方法,其中,给每个信号线进行编号;
在步骤S3中,通过对应的输出寄存器根据编号顺序依次对根据最小延迟偏移量调整对应的信号的延迟信息。
优选的,存储系统的延迟控制方法,其中,步骤S3中的延时信息包括:对应的信号的延迟偏移量,和信号由控制器端到达存储器端之间的传输时间。
优选的,存储系统的延迟控制方法,其中,步骤S3具体包括以下步骤:通过对应的寄存器将信号的延迟信息中的延迟偏移量减去最小延迟偏移量,并且信号的延迟信息中的传输时间不变,使每个信号减少最小延迟偏移量由控制器端到达存储器端。
优选的,存储系统的延迟控制方法,其中,信号包括数据选通信号和数据信号;
信号线包括一用于传输数据选通信号的第一信号线和多个分别用于传输数据信号的第二信号线。
优选的,存储系统的延迟控制方法,其中,第二信号线的数量为8条。
上述技术方案具有如下优点或有益效果:通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使得每一个信号线上传输的信号都减少相同的延迟偏移量来有效地提高存储系统的稳定性。
附图说明
参考所附附图,以更加充分的描述本发明的实施例。然而,所附附图仅用于说明和阐述,并不构成对本发明范围的限制。
图1为本发明存储系统的延迟控制方法的实施例的流程图;
图2为本发明存储系统的延迟控制方法的实施例的步骤S1的流程图;
图3为本发明存储系统的延迟控制方法的实施例的控制器内部的结构示意图;
图4为本发明存储系统的延迟控制方法实施例的步骤S1得到的延迟信息的示意图1;
图5为本发明存储系统的延迟控制方法实施例的步骤S1得到的延迟信息的表格1;
图6为本发明存储系统的延迟控制方法实施例的步骤S3得到的延迟信息的示意图2;
图7为本发明存储系统的延迟控制方法实施例的步骤S3得到的延迟信息的表格2。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
本发明包括一种存储系统的延迟控制方法,应用于存储系统中,存储系统包括控制器和存储器,其中,控制器上设置有多个接收引脚,每个接收引脚上设置有寄存器,每个接收引脚通过信号线与存储器连接,信号线用于传输信号;
如图1所示,延迟控制方法具体包括以下步骤:
步骤S1,通过对应的寄存器对信号线传输的信号进行延时处理,获取每个信号的延迟偏移量;
步骤S2,将所有延迟偏移量进行比较,以得到最小延迟偏移量;
步骤S3,通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使每个信号减少最小延迟偏移量由控制器端到达存储器端。
通过对所有的信号线传输的信号做延迟处理,以得到所有的信号对应的延迟偏移量,并将所有的延迟偏移量一一进行比较,以得到最小的延迟偏移量,从而通过对应的寄存器根据上述最小的延迟偏移量调整信号的延迟信息,使每个信号减少最小延迟偏移量由控制器端到达存储器端,进而使得每一个信号线上传输的信号都减少相同的延迟偏移量来有效地提高整个存储系统的稳定性。
进一步地,作为优选的实施方式,当信号包括数据选通信号和数据信号时,信号线可以包括一用于传输数据选通信号的第一信号线和多个分别用于传输数据信号的第二信号线。
进一步地,在上述优选的实施方式一中,第二信号线的数量可以为8条,并给每个第二信号线进行编号,例如D0、D1、D2、D3、D4、D5、D6、D7。
并根据D0-D7的顺序依次通过对应的寄存器对第二信号线传输的数据信号进行延时处理,依次获取对应的数据信号的延迟偏移量。
进一步地,在上述实施例中,如图2所示,步骤S1具体包括以下步骤:
步骤S11,通过对应的寄存器对信号线传输的信号进行延时处理,获取信号的延迟信息;
步骤S12,根据对应的延迟信息获取信号的延迟边界;
步骤S13,通过对应的延迟边界获取信号的延迟偏移量。
进一步地,在上述优选的实施方式一中,根据D0-D7的顺序依次通过对应的寄存器对第二信号线传输的数据信号进行延时处理,依次获取对应的数据信号的延迟信息;并将第一信号线进行编号,其编号为DS,通过设置在第一信号线上的寄存器对第一信号线传输的数据选通信号进行延时处理,依次获取数据选通信号的延迟信息;
如图4-5所示,在如图4中可看到第二信号线D0的延迟信息中的延迟边界对应的延迟偏移量为14(在对窗口数进行十六进制编号时,也可以转化为十进制,并且对应为20,需要说明的是,为了方便说明,在没有特殊说明的情况下,在下文中出现的数据均为十六进制下的数据),此时在图4中可以看到第二信号线D0对应的左边窗口的数据为14;即图5中的左边窗口的数据代表上述延迟偏移量;
第二信号线D1传输的数据信号的延迟偏移量为13(在十进制中对应为19);
第二信号线D2传输的数据信号的延迟偏移量为13(在十进制中对应为19);
第二信号线D3传输的数据信号的延迟偏移量为13(在十进制中对应为19);
第二信号线D4传输的数据信号的延迟偏移量为14(在十进制中对应为20);
第二信号线D5传输的数据信号的延迟偏移量为14(在十进制中对应为20);
第二信号线D6传输的数据信号的延迟偏移量为13(在十进制中对应为19);
第二信号线D7传输的数据信号的延迟偏移量为14(在十进制中对应为20);
第一信号线DS传输的数据选通信号的延迟偏移量为A(在十进制中对应为10)。
通过对上述所有信号线上传输的信号的延迟偏移量进行比较得到最小的延迟偏移量为A(在十进制中对应为10)。
进一步地,在上述实施例中,控制器设置有多个延迟窗口,延迟偏移量为延迟边界到控制器端的延迟窗口的数量,如图4-5所示,延迟偏移量为左边窗口的数量。
进一步地,在上述实施例中,如图3所示,控制器设置有64个延迟窗口,延迟窗口为控制器的最小延迟单位。
进一步地,在上述实施例中,给每个信号线进行编号;
在步骤S3中,通过对应的输出寄存器根据编号顺序依次对根据最小延迟偏移量调整对应的信号的延迟信息。
进一步地,在上述实施例中,步骤S3中的延时信息包括:对应的信号的延迟偏移量,和信号由控制器端到达存储器端之间的传输时间,其中传输时间可以通过每个延迟窗口的延迟时间和传输的延迟窗口数量进行计算得到。
其中,传输的延迟窗口为如图4中的阴影部分。
需要说明的是,每个延迟窗口的延迟时间可以为70ps。
进一步地,在上述实施例中,步骤S3具体包括以下步骤:通过对应的寄存器将信号的延迟信息中的延迟偏移量减去最小延迟偏移量,并且信号的延迟信息中的传输时间不变,使每个信号减少最小延迟偏移量由控制器端到达存储器端。
进一步地,在上述优选的实施方式一中,如图4-7所示,在第二信号线D0上的寄存器将第二信号线D0传输的数据信号的延迟信息中的延迟偏移量14减去最小延迟偏移量A,以得到调整后的延迟偏移量A,并且对应的延迟信息中的传输时间,即窗口总量不变;
在第二信号线D1上的寄存器将第二信号线D1传输的数据信号的延迟信息中的延迟偏移量13减去最小延迟偏移量A,以得到调整后的延迟偏移量9,并且对应的延迟信息中的传输时间,即窗口总量不变;
在第二信号线D2上的寄存器将第二信号线D2传输的数据信号的延迟信息中的延迟偏移量13减去最小延迟偏移量A,以得到调整后的延迟偏移量9,并且对应的延迟信息中的传输时间,即窗口总量不变;
在第二信号线D3上的寄存器将第二信号线D3传输的数据信号的延迟信息中的延迟偏移量13减去最小延迟偏移量A,以得到调整后的延迟偏移量9,并且对应的延迟信息中的传输时间,即窗口总量不变;
在第二信号线D4上的寄存器将第二信号线D4传输的数据信号的延迟信息中的延迟偏移量14减去最小延迟偏移量A,以得到调整后的延迟偏移量A,并且对应的延迟信息中的传输时间,即窗口总量不变;
依次类推,在此不做详细阐述。
从而实现了通过对应的寄存器根据最小延迟偏移量调整信号的延迟信息,使每个信号减少最小延迟偏移量由控制器端到达存储器端,进而使得每一个信号线上传输的信号都减少相同的延迟偏移量来有效地提高整个存储系统的稳定性。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。

Claims (9)

1.一种存储系统的延迟控制方法,应用于存储系统中,所述存储系统包括控制器和存储器,其特征在于,所述控制器上设置有多个接收引脚,每个所述接收引脚上设置有寄存器,每个所述接收引脚通过信号线与所述存储器连接,所述信号线用于传输信号;
所述延迟控制方法具体包括以下步骤:
步骤S1,通过每个所述寄存器对对应的所述信号线传输的所述信号进行延时处理,获取每个所述信号的延迟偏移量;
步骤S2,将每个所述信号线传输的所述信号的所述延迟偏移量进行比较,以得到最小延迟偏移量;
步骤S3,通过对应的所述寄存器根据所述最小延迟偏移量调整所述信号的延迟信息,使每个所述信号减少所述最小延迟偏移量由所述控制器端到达所述存储器端。
2.如权利要求1所述的存储系统的延迟控制方法,其特征在于,所述步骤S1具体包括以下步骤:
步骤S11,通过每个所述寄存器对对应的所述信号线传输的信号进行延时处理,获取所述信号的延迟信息;
步骤S12,根据每个所述延迟信息获取对应的所述信号线传输的信号的延迟边界;
步骤S13,通过每个所述延迟边界获取对应的所述信号线传输的信号的延迟偏移量。
3.如权利要求2所述的存储系统的延迟控制方法,其特征在于,所述延迟偏移量为所述延迟边界到所述控制器端的延迟窗口的数量。
4.如权利要求2所述的存储系统的延迟控制方法,其特征在于,每个所述延迟边界为对应的所述信号线上的信号开始传输数据时的所述延迟窗口。
5.如权利要求1所述的存储系统的延迟控制方法,其特征在于,给每个所述信号线进行编号;
在所述步骤S3中,通过对应的所述输出寄存器根据所述编号顺序依次对根据所述最小延迟偏移量调整对应的所述信号的所述延迟信息。
6.如权利要求1所述的存储系统的延迟控制方法,其特征在于,所述步骤S3中的所述延时信息包括:对应的信号的延迟偏移量,和所述信号由所述控制器端到达所述存储器端之间的传输时间。
7.如权利要求1所述的存储系统的延迟控制方法,其特征在于,所述步骤S3具体包括以下步骤:通过对应的所述寄存器将所述信号的延迟信息中的延迟偏移量减去所述最小延迟偏移量,并且所述信号的延迟信息中的传输时间不变,使每个所述信号减少所述最小延迟偏移量由所述控制器端到达所述存储器端。
8.如权利要求1所述的存储系统的延迟控制方法,其特征在于,所述信号包括数据选通信号和数据信号;
所述信号线包括一用于传输数据选通信号的第一信号线和多个分别用于传输数据信号的第二信号线。
9.如权利要求8所述的存储系统的延迟控制方法,其特征在于,所述第二信号线的数量为8条。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111176733A (zh) * 2019-12-12 2020-05-19 晶晨半导体(深圳)有限公司 一种加速eMMC初始化速度的方法
WO2022178793A1 (zh) * 2021-02-26 2022-09-01 华为技术有限公司 一种延迟补偿方法以及相关设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020026600A1 (en) * 2000-08-28 2002-02-28 Tae-Sung Jung Integrated circuit memory systems having programmable signal buffers for adjusting signal transmission delays and methods of operating same
US9158330B1 (en) * 2011-11-15 2015-10-13 Marvell Israel (M.I.S.L) Ltd. Apparatus and method to compensate for data skew for multiple memory devices and adjust delay for individual data lines based on an optimized critical window
CN105955900A (zh) * 2016-05-05 2016-09-21 福州瑞芯微电子股份有限公司 I2s外围电路时序的自适应调整方法及装置
CN108475518A (zh) * 2016-03-04 2018-08-31 爱德斯托科技有限公司 存储器装置中的读取时延减小
CN109359010A (zh) * 2018-10-17 2019-02-19 晶晨半导体(上海)股份有限公司 获取存储模块内部传输延时的方法及系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020026600A1 (en) * 2000-08-28 2002-02-28 Tae-Sung Jung Integrated circuit memory systems having programmable signal buffers for adjusting signal transmission delays and methods of operating same
US9158330B1 (en) * 2011-11-15 2015-10-13 Marvell Israel (M.I.S.L) Ltd. Apparatus and method to compensate for data skew for multiple memory devices and adjust delay for individual data lines based on an optimized critical window
CN108475518A (zh) * 2016-03-04 2018-08-31 爱德斯托科技有限公司 存储器装置中的读取时延减小
CN105955900A (zh) * 2016-05-05 2016-09-21 福州瑞芯微电子股份有限公司 I2s外围电路时序的自适应调整方法及装置
CN109359010A (zh) * 2018-10-17 2019-02-19 晶晨半导体(上海)股份有限公司 获取存储模块内部传输延时的方法及系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王正宇: "DDR3内存控制器的IP核设计及FPGA验证", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111176733A (zh) * 2019-12-12 2020-05-19 晶晨半导体(深圳)有限公司 一种加速eMMC初始化速度的方法
WO2022178793A1 (zh) * 2021-02-26 2022-09-01 华为技术有限公司 一种延迟补偿方法以及相关设备

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