CN109885252A - 存储器装置和存储器控制器 - Google Patents

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Abstract

提供了一种控制器和一种存储器装置。所述存储器装置可以包括：多个存储器芯片，通过它们对应的芯片号彼此区分开；以及监控电路，包括电连接到所述多个存储器芯片的多个第一连接端子，并且被配置为经由所述多个第一连接端子从所述多个存储器芯片接收与所述多个存储器芯片中的每个的就绪状态和繁忙状态有关的状态信息。监控电路可以输出多个包，每个包包括与所述多个存储器芯片中的至少一个对应的芯片号和状态信息。

Description

存储器装置和存储器控制器
本申请要求于2017年12月6日在韩国知识产权局提交的第10-2017-0166646号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
与示例实施例一致的装置和方法涉及一种存储装置，更具体地，涉及一种存储器装置、一种存储器控制器以及一种包括其的存储装置。
背景技术
作为非易失性存储器的闪存即使在切断电源时也保留存储的数据。因为闪存具有快的编程和擦除速度以及大的容量，所以诸如固态驱动器(SSD)和存储器卡的包括闪存的存储装置已经被广泛地使用。
随着半导体技术继续提高，存储器装置中的存储器芯片的数量增多，有了使用控制器对存储器芯片中的每个的繁忙状态或就绪状态进行检测的需求。
发明内容
一个或更多个示例实施例提供了一种控制器和一种存储器装置，即，可以发送/接收包括与存储器芯片中的每个的状态有关的信息的包的控制器和存储器装置。
根据示例实施例的一个方面，提供了一种存储器装置，所述存储器装置包括：多个存储器芯片，通过它们对应的芯片号彼此区分开；以及监控电路，包括电连接到所述多个存储器芯片的多个第一连接端子，并且被配置为经由所述多个第一连接端子从所述多个存储器芯片接收与所述多个存储器芯片中的每个的就绪状态和繁忙状态有关的状态信息。监控电路可以输出多个包，每个包包括与所述多个存储器芯片中的至少一个对应的芯片号和状态信息。
根据示例实施例的一个方面，提供了一种控制器，所述控制器包括：控制逻辑电路，被配置为向包括多个存储器芯片的存储器装置输出一个或更多个控制信号；包接口，被配置为从存储器装置接收包括与所述多个存储器芯片中的至少一个对应的状态信息和芯片号的包；以及后台处理器，包括包接收器，所述包接收器被配置为从包接口接收包并且基于包向控制逻辑电路输出关于所述多个存储器芯片中的至少一个的状态信息。
根据示例实施例的一个方面，提供了一种存储器装置，所述存储器装置包括：多个存储器芯片，通过它们对应的芯片号彼此区分开；以及监控电路，包括一一对应地电连接到所述多个存储器芯片的多个第一连接端子以及被配置为从所述多个第一连接端子接收关于所述多个存储器芯片中的每个的状态信息的包产生器。包产生器还可以被配置为产生多个包，每个包包括芯片号和状态信息。监控电路可以被配置为基于预定条件输出所述多个包。
附图说明
通过下面结合附图对示例实施例的详细描述，以上和/或其他方面将更清楚地理解，在附图中：
图1是根据示例实施例的存储系统的框图；
图2A至图2C是用于说明根据示例实施例的存储器装置的配置和操作的示图；
图3是示出根据示例实施例的监控电路的操作的流程图；
图4A和图4B是示出根据示例实施例的存储器装置的配置的示例的框图；
图5A和图5B是用于说明根据示例实施例的存储器装置的操作的示图；
图6A和图6B是根据示例实施例的控制器的配置的示例的框图；
图7是根据示例实施例的后台处理器和包接口的示例的框图；
图8是示出根据示例实施例的后台处理器的操作的流程图；
图9是根据示例实施例的控制器和存储器装置的操作的时序图；
图10A和图10B是用于说明根据示例实施例的存储器装置的配置的示图；
图11是根据示例实施例的存储系统的框图；以及
图12是包括根据示例实施例的控制器和存储器装置的服务器系统和网络系统的框图。
具体实施方式
现在将参照附图对示例实施例详细地做出参考。在附图中，省略了与描述无关的部件以清楚地描述示例性实施例，贯穿说明书同样的附图标记始终表示同样的元件。在这一点，给出的示例性实施例可以具有不同的形式而不应被解释为限于在这里所阐述的描述。
图1是根据示例实施例的存储系统的框图。
参照图1，存储系统10可以包括主机HS、存储器装置100和控制器200。图1中示出的元件可以是单独的芯片或装置或者可以被包括在一个装置中。此外，存储器装置100和控制器200可以实现为一个装置或者可以连接到主机HS。
主机HS可以经由各种接口与控制器200通信，并且可以向控制器200发送读取请求和编程请求。在示例实施例中，主机HS可以实现为应用处理器(AP)或片上系统(SoC，或被称为系统级芯片)。
控制器200可以响应于来自主机HS的读取请求来控制存储器装置100读取存储在存储器装置100中的数据，或者可以控制存储器装置100向存储器装置100写入数据。例如，控制器200可以包括基于主机HS的各种请求向存储器装置100输出各种控制信号的控制逻辑电路。
在示例实施例中，控制器200可以包括后台处理器210。后台处理器210可以接收包括关于包括在存储器装置100中的多个存储器芯片中的每个的状态的信息以及每个存储器芯片的芯片号的包。例如，后台处理器210可以基于所接收的包向控制逻辑电路输出关于包括在存储器装置100中的多个存储器芯片中的每个的状态信息。因此，控制器200可以经由从存储器装置100输出的包接收关于包括在存储器装置100中的多个存储器芯片中的每个的状态信息，并且可以基于关于多个存储器芯片中的每个的状态信息输出与多个存储器芯片相关的各种控制信号。
在示例实施例中，后台处理器210可以向存储器装置100提供用于输出存储器装置100的包的预定条件。在示例中，用于存储器装置100的包输出的预定条件可以是包括在存储器装置100中的存储器芯片中的至少一个的状态是否从繁忙状态改变到就绪状态。换句话说，存储器装置100的状态的改变可以触发包输出。在另一示例中，用于存储器装置100的包输出的预定条件可以是基于预定时间周期输出包。下面将更详细地对此进行描述。
存储器装置100可以包括用于存储一条或更多条数据的多个存储器芯片。例如，多个存储器芯片可以通过其对应的芯片号彼此区分。换句话说，芯片号可以是对应的存储器芯片的唯一标志符。
在示例实施例中，存储器装置100可以包括监控电路110。监控电路110可以向控制器200输出包，所述包包括与多个存储器芯片中的至少一个对应的芯片号以及关于多个存储器芯片中的所述至少一个的状态的信息(或被称为状态信息)。例如，关于存储器芯片中的每个的状态信息可以包括关于存储器芯片中的每个的就绪状态和繁忙状态的信息。
这里，繁忙状态可以意指存储器芯片处于操作的状态(例如，由于存储器芯片已经参与另一操作，所以尽管在控制器200的请求下，存储器芯片也不能执行对应操作的状态)。此外，例如，就绪状态可以意指存储器芯片的准备好响应于控制器200的请求来执行对应操作的状态。
在示例实施例中，监控电路110可以包括电连接到多个存储器芯片的第一连接端子组。例如，第一连接端子组可以包括多个第一连接端子，多个存储器芯片可以一一对应地连接到多个第一连接端子。监控电路110可以经由第一连接端子组接收关于连接到第一连接端子的存储器芯片的状态信息。
在示例实施例中，监控电路110可以基于预定条件向控制器200输出包。在示例中，监控电路110可以根据关于存储器芯片中的至少一个的状态的信息是否从繁忙状态改变到就绪状态来输出包。在另一示例中，监控电路110也可以基于预定时间周期来输出包。例如，可以从控制器200提供用于包输出的预定条件。
存储系统10可以实现为例如个人计算机(PC)、数据服务器、网络附加存储(NAS)、物联网(IoT)装置或便携电子装置。便携电子装置可以是膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机(DSC)、数码摄像机、音频装置、便携式多媒体播放器(PMP)、个人导航装置(PND)、MP3播放器、手持视频游戏机、电子书阅读器、可穿戴装置等。
在示例实施例中，存储器装置100和控制器200可以实现为一个存储装置，存储装置可以是嵌入电子装置的内部存储器。例如，存储装置可以是固态驱动器(SSD)、嵌入式通用闪存(UFS)存储器装置或嵌入式多媒体卡(eMMC)。在示例实施例中，存储装置可以是可拆卸地附接到电子装置的外部存储器。例如，存储装置可以是UFS存储器卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微型安全数字(Micro-SD)卡、Mini-SD卡、极限数字(xD)卡或记忆棒。
图2A至图2C是用于说明根据示例实施例的存储器装置的配置和操作的示图。更详细来说，图2A是存储器装置100的框图，图2B是示出多个存储器芯片120_1至120_N与第一连接端子组C1之间的连接的框图，图2C示出了包PCK的配置。在下文中，将参照图1描述图2A至图2C。
参照图2A，存储器装置100可以包括监控电路110和多个存储器芯片120_1至120_N。存储器芯片120_1至120_N可以通过第一芯片号到第N芯片号来彼此区分。这里，N可以是正整数并且可以以各种方式改变。
多个存储器芯片120_1至120_N可以是包括至少一个存储器块的闪存芯片。然而，实施例不限于此，在另一示例实施例中，多个存储器芯片120_1至120_N可以是作为非易失性存储器芯片的相变随机存取存储器(PRAM)芯片、铁电RAM(FRAM)芯片或磁性RAM(MRAM)芯片。
监控电路110可以包括包产生器112、处理逻辑114和包括多个第一连接端子的第一连接端子组C1。RnB(R/B)表示与就绪状态和繁忙状态相关的状态信息。图2A和其它图中示出的各种模块和组件可以实现为软件(例如，代码、指令、固件等)、硬件(例如，电路、微芯片、处理器等)或两者的组合。在示例实施例中，第一连接端子组C1中的多个第一连接端子可以电连接到存储器芯片120_1至120_N。
参照图2B，第一连接端子组C1可以包括多个第一连接端子C1_1至C1_N。在示例实施例中，第一连接端子C1_1至C1_N可以一一对应地连接到存储器芯片120_1至120_N。在示例实施例中，第一连接端子C1_1至C1_N的数量和存储器芯片120_1至120_N的数量可以相同。然而，实施例不限于此，可以有比存储器芯片少或多的连接端子。
第一连接端子C1_1至C1_N中的每个可以指焊盘或引脚。例如，第一连接端子C1_1至C1_N中的每个和存储器芯片120_1至120_N中的每个可以是彼此硬连线的。
在示例实施例中，监控电路110可以经由第一连接端子C1_1至C1_N接收关于与第一连接端子中的对应的第一连接端子连接的存储器芯片的状态信息。例如，监控电路110分别可以从第一第一连接端子C1_1接收关于第一存储器芯片(芯片1)120_1的状态信息以及可以从第N第一连接端子C1_N接收关于第N存储器芯片(芯片N)120_N的状态信息。状态信息可以包括例如关于每个存储器芯片的就绪/繁忙状态的信息。
往回参照图2A，包产生器112可以经由第一连接端子组C1接收关于存储器芯片120_1至120_N中的每个的芯片号和状态信息。在示例实施例中，包产生器112可以基于所接收的状态信息和芯片号来产生包PCK。在示例中，由包产生器112产生的每个包PCK可以包括芯片号和关于与该芯片号对应的存储器芯片的状态信息。例如，包PCK可以包括多个比特。
进一步参照图2C，例如，在与第二存储器芯片(芯片2)120_2相关的包的情况，芯片号‘2’和关于第二存储器芯片120_2的状态信息可以包括在包PCK中。例如，当状态信息由单个比特表示且指示状态信息的比特是‘0’时，第二存储器芯片120_2可以处于繁忙状态，当指示状态信息的比特是‘1’时，第二存储器芯片120_2可以处于就绪状态。然而，实施例不限于此，当指示状态信息的比特是‘1’时，第二存储器芯片120_2可以处于繁忙状态，当指示状态信息的比特是‘0’时，第二存储器芯片120_2可以处于就绪状态。第二存储器芯片120_2的状态也可以由两个比特或更多个比特表示。
往回参照图2A，处理逻辑114可以接收从包产生器112输出的包PCK。此外，处理逻辑114可以经由第一连接端子组C1接收关于存储器芯片120_1至120_N中的每个的状态信息。在示例实施例中，处理逻辑114可以基于预定条件输出从包产生器112接收的包PCK。预定条件可以包括在从存储器装置100外部提供的配置信息CDT中。在示例中，可以从控制器200提供配置信息CDT。
在示例中，处理逻辑114可以基于关于存储器芯片120_1至120_N中的至少一个的状态信息是否从繁忙状态改变到就绪状态来输出包PCK。详细来说，处理逻辑114可以向控制器200输出包括与在存储器芯片120_1至120_N中具有从繁忙状态改变到就绪状态的状态信息的存储器芯片有关的芯片号和状态信息的包PCK。
在另一示例中，处理逻辑114也可以基于预定时间周期输出包PCK。例如，预定时间周期可以包括在配置信息CDT中。详细来说，处理逻辑114可以以预定时间周期反复地输出与各个存储器芯片120_1至120_N对应的包PCK。
图3是用于说明根据示例实施例的监控电路的操作的流程图。图3是例如图2A的监控电路110的操作的流程图。在下文中，将参照图2A描述图3。
参照图3，监控电路110可以监控存储器芯片120_1至120_N中的每个的就绪状态或繁忙状态(操作S100)。例如，包括在监控电路110中的处理逻辑114可以经由第一连接端子组C1监控关于存储器芯片120_1至120_N中的每个的状态信息。
接下来，监控电路110可以产生包PCK(操作S110)。例如，包括在监控电路110中的包产生器112可以经由第一连接端子组C1接收关于存储器芯片120_1至120_N中的每个的状态信息，并且可以基于所接收的存储器芯片120_1至120_N中的每个的状态信息和芯片号来产生包PCK。在示例实施例中，包PCK可以包括芯片号和关于与该芯片号对应的存储器芯片的状态信息。
在流程图中，在执行操作S100之后执行操作S110。然而，实施例不限于此。换句话说，也可以与监控存储器芯片120_1至120_N中的每个的就绪状态或繁忙状态的操作同时执行或在其之前执行产生包PCK的操作。可以以任意顺序执行图3和其它方法图中示出的操作。
接下来，监控电路110可以基于预定条件输出包PCK(操作S120)。例如，预定条件可以是包括在从控制器(参见图1的200)提供的配置信息CDT中的预定条件。在示例实施例中，接收由包产生器112产生的包PCK的处理逻辑114可以基于预定条件向控制器(参见图1的200)输出包PCK。在示例中，预定条件可以是关于存储器芯片120_1至120_N中的至少一个的状态信息是否从繁忙状态改变到就绪状态。在另一示例中，预定条件可以是基于预定时间周期输出包PCK。
图4A和图4B是示出根据示例实施例的存储器装置的配置的示例的框图。省略了图4A和图4B的配置的与图2A冗余的描述。
参照图4A，监控电路110a还可以包括序列通信模块116a、发送端子(TX)117a和接收端子(RX)118a。序列通信模块116a、发送端子117a和接收端子118a可以被配置为执行控制器(参见图1的200)与监控电路110a之间的通信。
详细来说，接收端子118a可以从控制器(参见图1的200)接收序列化的配置信息S_CDTa。序列化的配置信息S_CDTa可以包括序列化的预定条件。序列通信模块116a可以使经由接收端子118a接收的序列化的配置信息S_CDTa(或序列化的预定条件)反序列化，并且可以向处理逻辑114a输出配置信息CDTa。
此外，序列通信模块116a可以使从处理逻辑114a接收的包PCKa序列化，并且可以经由发送端子117a向控制器(参见图1的200)输出序列化的包S_PCKa。例如，序列通信模块116a可以包括序列化电路和反序列化电路。
参照图4B，监控电路110b还可以包括时钟接收端子(CK)119b。序列通信模块116b可以从时钟接收端子119b接收时钟信号CLKb并且可以基于时钟信号CLKb执行序列化的配置信息S_CDTb的反序列化操作和包PCKb的序列化操作中的至少一个。在示例中，序列通信模块116b可以与时钟信号CLKb同步地同时执行序列化操作和反序列化操作。
时钟信号CLKb可以从存储器装置100b内的时钟产生器提供。可选择地，时钟信号CLKb也可以从存储器装置100b外部(例如，图1的控制器200)提供。
图5A和图5B是用于说明根据示例实施例的存储器装置的操作的示图。详细来说，图5A是存储器装置100c的配置的框图，图5B是用于说明多个包PCKc的输出的概念图。省略了图5A和图5B中示出的配置的与图2A冗余的描述。
参照图5A，第一连接端子组C1c可以电连接到存储器芯片120c_1至120c_N。包产生器112c可以经由第一连接端子组C1c接收关于存储器芯片120c_1至120c_N中的每个的状态信息。
处理逻辑114c可以接收从包产生器112c输出的包PCKc。此外，处理逻辑114c可以从存储器装置100c外部接收配置信息CDTc。在示例中，配置信息CDTc可以提供自控制器(参见图1的200)。
在示例实施例中，配置信息CDTc可以包括关于预定时间周期的信息，处理逻辑114c可以基于预定时间周期输出包PCKc。例如，处理逻辑114c可以以预定时间周期反复地向控制器(参见图1的200)输出与存储器芯片120c_1至120c_N对应的包PCKc。
进一步参照图5B，以预定时间周期输出包PCKc。与第一第一存储器芯片120c_1至第N第一存储器芯片120c_N对应的第一包PCKc_1至第N包PCKc_N可以包括芯片号和关于对应的存储器芯片的状态信息。如示出的，处理逻辑114c可以以预定时间周期反复地向控制器(参见图1的200)顺序地输出与各个存储器芯片120c_1至120c_N对应的包PCKc_1至PCKc_N。
图6A和图6B是根据示例实施例的控制器的配置的示例的框图。在下文中，将参照图1描述图6A和图6B。
参照图6A，控制器200可以包括后台处理器210、包接口(P_IF)220、控制逻辑电路(或被称为控制逻辑)230和输入/输出接口(I/O_IF)240。控制器200还可以包括诸如处理器、主机接口、错误纠正码(ECC，也被称为纠错码)模块、温度传感器和总线的元件。
后台处理器210可以包括包接收器212。包接收器212可以从包接口220接收从控制器200外部提供的包PCK。例如，包PCK可以从连接到控制器200的存储器装置100输出，以在存储器装置100与控制器200之间通信。作为与输入/输出接口240分开的元件的包接口220可以被配置为使得可以在控制器200与存储器装置100之间执行通信。在示例实施例中，包PCK可以包括关于包括在存储器装置100中的存储器芯片中的每个存储器芯片的状态信息以及其芯片号。状态信息可以包括例如关于存储器芯片中的每个的就绪/繁忙状态的信息。
后台处理器210可以基于包PCK向控制逻辑电路230提供关于存储器芯片中的每个的状态信息。例如，由存储器装置100传输的包PCK可以包括存储器芯片中的具有从繁忙状态改变到就绪状态的存储器芯片的芯片号以及指示存储器装置100处于就绪状态的状态信息。因此，后台处理器210可以向控制逻辑电路230提供关于处于就绪状态的存储器芯片的信息。
控制逻辑电路230可以向存储器装置100输出各种控制信号并且可以控制包括在存储器装置100中的存储器芯片的各种操作。控制逻辑电路230可以经由输入/输出接口240向存储器装置100输出各种控制信号并且也可以从存储器装置100接收数据。输入/输出接口240可以包括标准接口，诸如AT附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、通用串行总线(USB)接口、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)、电气电子工程师学会(IEEE)1394接口、集成驱动电子(IDE)接口和/或卡接口。
在示例实施例中，控制逻辑电路230可以基于从后台处理器210提供的关于存储器芯片中的每个的状态信息向存储器装置100输出各种控制信号。例如，当经由包接收器212查验了第二存储器芯片(参见图2A的120_2)从繁忙状态改变到就绪状态时，控制逻辑电路230可以输出用于控制第二存储器芯片(参见图2A的120_2)的各种操作的各种控制信号。在示例实施例中，控制逻辑电路230可以经由输入/输出接口240向存储器装置100输出控制信号并且同时可以经由包接收器212查验关于存储器芯片中的至少一个的状态信息。
图6B的控制器200a的配置与参照图6A描述的控制器200的配置相似。然而，根据当前的示例实施例，后台处理器210a还可以包括配置逻辑214a。配置逻辑214a可以经由包接口220a向存储器装置100输出配置信息CDTa’。
在示例实施例中，配置信息CDTa’可以包括作为用于存储器装置100的包PCKa’的输出的基础的预定条件。在示例中，配置信息CDTa’可以包括与关于存储器芯片中的至少一个的状态信息是否从繁忙状态改变到就绪状态相关的条件。在另一示例中，配置信息CDTa’可以包括作为条件的预定时间周期。配置逻辑214a可以实现为固件或软件并且可以加载到存储器中。然而，实施例不限于此，配置逻辑214a也可以实现为硬件。
图7是用于说明根据示例实施例的后台处理器和包接口的示例的框图。例如，图7是图6B中示出的后台处理器210a和包接口220a的详细配置的框图。
参照图7，后台处理器210a可以包括序列通信模块216a。此外，包接口220a可以包括接收端子222a和发送端子224a。序列通信模块216a、接收端子222a和发送端子224a可以被配置为使得可以在控制器200a与存储器装置(参见图1的100)的监控电路(参见图1的110)之间执行通信。
详细来说，接收端子222a可以从监控电路(参见图1的110)接收序列化的包S_PCKa’。序列通信模块216a可以使通过接收端子222a接收的序列化的包S_PCKa’反序列化并且可以向包接收器212a输出包PCKa’。
此外，序列通信模块216a可以使从配置逻辑214a接收的配置信息CDTa’序列化并且可以经由发送端子224a向监控电路(参见图1的110)输出序列化的配置信息S_CDTa’。例如，序列通信模块216a可以包括序列化电路和反序列化电路。
在另一示例实施例中，包接口220a还可以包括时钟接收端子(未示出)。例如，序列通信模块216a可以从时钟接收端子(未示出)接收时钟信号并且可以基于时钟信号执行序列化的包S_PCKa’的反序列化操作和配置信息CDTa’的序列化操作中的至少一个。在示例中，序列通信模块216a可以与时钟信号同步地同时执行序列化操作和反序列化操作。可以从控制器200a内的时钟产生器提供或从控制器200a外部提供时钟信号。
图8是用于说明根据示例实施例的后台处理器的操作的流程图。图8是例如图6B的后台处理器210a的操作的流程图。在下文中，将参照图6B描述图8。
参照图8，后台处理器210a可以向监控电路(参见图1的110)提供配置信息CDTa’(操作S200)。配置信息CDTa’可以例如被提供到位于监控电路(参见图1的110)中的处理逻辑(参见图2A的114)。在示例实施例中，接收配置信息CDTa’的处理逻辑(参见图2A的114)可以基于配置信息CDTa’输出包PCKa’。
接下来，后台处理器210a可以接收从监控电路(参见图1的110)输出的包PCKa’(操作S210)。后台处理器210a可以经由与输入/输出接口240a分开的包接口220a接收包PCKa’。例如，后台处理器210a可以经由输入/输出接口240输出控制信号并且可以同时地从包接口220a接收包PCKa’。包PCKa’可以包括例如关于存储器芯片(参见图2A的120_1至120_N)中的每个的状态信息及其芯片号。
接下来，后台处理器210a可以向控制逻辑电路230a提供存储器芯片中的每个的就绪状态或繁忙状态(操作S220)。例如，当监控电路(参见图1的110)基于关于存储器芯片的状态信息是否从繁忙状态改变到就绪状态来输出包PCKa’时，后台处理器210a可以向控制逻辑电路230a提供存储器芯片的包括在包PCKa’中的芯片号。因此，控制逻辑电路230a可以查验处于就绪状态的存储器芯片并且可以基于关于存储器芯片的状态信息向存储器装置(参见图1的100)输出各种控制信号。在示例实施例中，操作S200至S220可以与对存储器装置(参见图1的100)的控制逻辑电路230a的经由输入/输出接口240a的各种控制操作同时执行。
图9是根据发明构思的示例实施例的控制器和存储器装置的操作的时序图。图9的时序图是例如图1至图8中示出的控制器和存储器装置的操作的时序图。在图9中，示出了第一存储器芯片。然而，这仅是为了示出的方便，实施例不限于此。
参照图9，第一存储器芯片(例如，参见图2A的120_1，在下文中被称为120_1)可以处于繁忙状态直到第一时间T1。例如，第一存储器芯片(参见图2A的120_1)可以处于操作中并且尽管在控制器(例如，参见图6A的200，在下文中被称为200)的请求下也不会执行对应的操作直到第一时间T1。
在第一时间T1时，第一存储器芯片120_1可以从繁忙状态改变到就绪状态。例如，在第一时间T1时，第一存储器芯片120_1可以完成执行中的操作。换句话说，从第一时间T1开始，第一存储器芯片120_1可以处于就绪状态，在就绪状态下，第一存储器芯片120_1响应于控制器200的请求执行对应的操作。
在第一时间T1之后直到第二时间T2，监控电路(例如，参见图2A的110，在下文中被称为110)可以监控第一存储器芯片120_1从繁忙状态改变到就绪状态(部分A)。例如，位于监控电路110中的处理逻辑(参见图2A的114，在下文中被称为114)可以经由第一连接端子组(参见图2A的C1，在下文中被称为C1)监控第一存储器芯片120_1并因此可以检测第一存储器芯片120_1的状态改变到就绪状态。
在第二时间T2之后直到第三时间T3，监控电路110可以向控制器200传输包括芯片号和关于第一存储器芯片120_1的状态信息的包(例如，参见图2A的PCK，在下文中被称为PCK)(部分B)。例如，包PCK可以包括指示第一存储器芯片120_1处于就绪状态的至少一个比特。在示例实施例中，包PCK可以由包产生器(参见图2A的112，在下文中被称为112)产生，处理逻辑114可以基于预定条件输出由包产生器112产生的包PCK。
例如，处理逻辑114可以向控制器200发送与存储器芯片中的具有从繁忙状态改变到就绪状态的状态的存储器芯片对应的包PCK。在示例实施例中，当检测到第一存储器芯片120_1的状态改变到就绪状态时，处理逻辑114可以向控制器200发送包括芯片号和关于第一存储器芯片120_1的状态信息的包PCK。在示例实施例中，处理逻辑114也可以基于预定时间周期向控制器200发送与存储器芯片中的每个对应的包PCK。
在第三时间T3之后直到第四时间T4，接收从监控电路110发送的包PCK的控制器200可以查验第一存储器芯片120_1是否处于就绪状态(部分C)。例如，位于控制器200中的后台处理器(参见图6A的210，在下文中被称为210)可以从包接口(参见图6A的220，在下文中被称为220)接收包PCK。后台处理器210可以基于所接收的包PCK向控制逻辑电路(参见图6A的230，在下文中被称为230)发送第一存储器芯片120_1的就绪状态。因此，控制逻辑电路230可以在第四时间T4之后控制第一存储器芯片120_1的各种操作的执行。
在示例实施例中，从第一时间T1到第四时间T4，控制逻辑电路230可以经由输入/输出接口(参见图6A的240，在下文中被称为240)控制第一存储器芯片120_1之外的其它存储器芯片的操作。在示例中，控制逻辑电路230可以经由输入/输出接口240输出直接存储器存取(DMA)控制信号。然而，实施例不限于此，控制逻辑电路230也可以经由输入/输出接口240输出DMA控制器信号之外的各种其它控制信号。换句话说，控制器200可以控制包括第一存储器芯片120_1之外的其它存储器芯片的DMA操作的各种操作并且可以同时检测第一存储器芯片120_1的状态改变到就绪状态。
根据本公开的技术精神，存储器装置100在存储器芯片处于就绪状态时向控制器发送关于处于就绪状态的存储器芯片的信息，使得可以避免由不必要的状态查验重复导致的性能的劣化。此外，因为经由与输入/输出接口240分开的包接口220发送/接收包PCK，所以与其它附加操作同时执行存储器芯片的状态的检测。因此，可以改善存储装置的性能。此外，因为控制器可以检测关于存储器芯片的状态信息，所以可以使用小数量的栅极计数(GC)实现存储器芯片的状态的检测，因此，可以减小芯片的尺寸。
图10A和图10B是用于说明根据示例实施例的存储器装置的配置的示图。详细来说，图10A是存储器装置100d的框图，图10B示出了包PCKd的配置。省略了图10A和图10B中示出的配置的与图2A至图2C冗余的描述。
参照图10A，监控电路110d还可以包括第二连接端子组C2d至第五连接端子组C5d。第二连接端子组C2d至第五连接端子组C5d可以分别电连接到存储器芯片120d_1至120d_N。在示例实施例中，第二连接端子组C2d至第五连接端子组C5d中的每者可以包括多个连接端子，所述多个连接端子一一对应地连接到存储器芯片120d_1至120d_N。例如，第二连接端子组C2d至第五连接端子组C5d可以包括与第一连接端子组C1d的配置相似的配置。
包产生器112d可以经由第二连接端子组C2d接收关于存储器芯片120d_1至120d_N中的每个的ECC结果信息(或被称为ECC表现结果信息)。此外，包产生器112d可以经由第三连接端子组C3d和第四连接端子组C4d接收关于存储器芯片120d_1至120d_N中的每个的编程循环计数和擦除循环计数。此外，包产生器112d可以经由第五连接端子组C5d接收关于包括在存储器芯片120d_1至120d_N中的每个中的数据的编程的通过/失败(P/F)信息。
在示例实施例中，包产生器112d可以基于所接收的状态信息、ECC结果信息、编程/擦除循环计数和P/F信息中的至少一者来产生包PCKd。在示例中，由包产生器122d产生的每个包PCKd可以包括芯片号、关于与芯片号对应的存储器芯片的状态信息、ECC结果信息、编程/擦除循环计数和P/F信息。
进一步参照图10B，例如，关于第二存储器芯片120d_2的包可以包括芯片号‘2’、关于第二存储器芯片120d_2的状态信息、P/F信息、ECC结果信息以及编程循环计数信息与擦除循环计数信息。例如，状态信息、P/F信息和ECC结果信息可以分别由一个比特表示。此外，编程循环计数信息与擦除循环计数信息可以由通过十六进制数(例如，0xA、0x5等)表示的多个比特表示。
往回参照图10A，处理逻辑114d可以经由第二连接端子组C2d接收关于存储器芯片120d_1至120d_N中的每个的ECC结果信息。此外，处理逻辑114d可以经由第三连接端子组C3d和第四连接端子组C4d接收关于存储器芯片120d_1至120d_N中的每个的编程循环计数信息与擦除循环计数信息。此外，处理逻辑114d可以经由第五连接端子组C5d接收关于包括在存储器芯片120d_1至120d_N中的每个中的数据的编程的P/F信息。
在示例实施例中，处理逻辑114d可以电连接到第一连接端子组C1d至第五连接端子组C5d并且接收全部上述信息。然而，本公开不限于此。也就是说，处理逻辑114d可以电连接到第一连接端子组C1d至第五连接端子组C5d中的至少一组并且可以接收关于存储器芯片120d_1至120d_N中的每个的状态信息、ECC结果信息、编程循环计数信息、擦除循环计数信息和P/F信息中的至少一种。
在示例实施例中，处理逻辑114d可以基于预定条件输出从包产生器112d接收的包PCKd。预定条件可以包括在从存储器装置100外部提供的配置信息CDTd中。在示例中，配置信息CDTd可以由控制器(参见图1的200)提供。
在示例实施例中，当包PCKd包括编程循环计数信息或擦除循环计数信息时，接收包PCKd的控制器(参见图1的200)可以基于包PCKd查验编程循环计数或擦除循环计数。例如，控制器(参见图1的200)可以应用编程/擦除循环计数以执行防御代码。
在示例实施例中，当包PCKd包括ECC结果信息时，接收包PCKd的控制器(参见图1的200)可以基于包PCKd确定是否绕过控制器(参见图1的200)内的ECC操作的执行。在示例中，如果基于包括在包PCKd中的ECC结果信息查验了没有不可纠正的错误，则控制器(参见图1的200)可以绕过控制器(参见图1的200)内的ECC操作的执行。
图11是根据示例实施例的存储系统的框图。省略了图11中的配置的与图1冗余的描述。
参照图11，存储器装置100e可以包括全块指示器(FBI)F_L。例如，FBI F_L可以包括具有记录在其上的通过由逻辑单元来区分与存储在存储器装置100e中的数据有关的位置信息的映射信息的映射表。例如，FBI F_L可以连接到包括在控制器200e中的输入/输出接口(例如，参见图6A的240)并且可以从控制器200e接收各种控制信号。在示例中，在用于页映射表的存储器空间小时的特定条件下，FBI F_L可以执行页映射操作而不用从元区域(meta region)加载页映射信息。
在示例实施例中，监控电路110e可以包括在FBI F_L中。例如，监控电路110e可以连接到包括在控制器200e中的包接口(例如，参见图6A的220)并且可以向控制器200e发送包(例如，参见图2A的PCK)。在示例实施例中，包PCK可以包括芯片号和关于包括在存储器装置100e中的存储器芯片(例如，参见图2A的120_1至120_N)中的每个的状态信息。
图12是根据示例实施例的包括控制器和存储器装置的服务器系统和网络系统的框图。
参照图12，网络系统1000可以包括经由网络1020彼此连接的多个终端1010-1至1010-n(终端1至终端n)以及服务器系统1030。例如，网络系统1000可以意指搜索门户或互联网数据中心(IDC)。多个终端1010-1至1010-n可以是PC、膝上型计算机、智能电话、平板PC、PDA、模制互联装置(MID)、可穿戴计算机、IoT装置或万物互联网(IoE)装置等。
多个终端1010-1至1010-n可以经由网络1020与服务器系统1030通信。网络1020可以意指有线网络、无线网络、互联网或移动电话网络。服务器系统1030可以包括处理从连接到网络1020的多个终端1010-1至1010-n接收到的请求的服务器1032以及用于存储与从终端1010-1至1010-n接收到的请求对应的数据的存储系统1034。在这种情况下，存储系统1034可以包括控制器和存储器装置。因此，控制器可以查验具有完成的操作的存储器芯片而不用进行不必要的操作，并且对处于就绪状态的存储器芯片的检测可以与其它操作同时执行。
虽然已经具体示出本公开并参照其示例实施例进行了描述，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
多个存储器芯片，通过它们对应的芯片号彼此区分开；以及
监控电路，包括电连接到所述多个存储器芯片的多个第一连接端子，并且被配置为经由所述多个第一连接端子从所述多个存储器芯片接收与所述多个存储器芯片中的每个存储器芯片的就绪状态和繁忙状态有关的状态信息，其中，监控电路还被配置为输出多个包，每个包包括与所述多个存储器芯片中的至少一个存储器芯片对应的芯片号和状态信息。
2.根据权利要求1所述的存储器装置，其中，监控电路还包括：
包产生器，被配置为基于从所述多个第一连接端子接收的状态信息和芯片号来产生所述多个包中的包；以及
处理逻辑，被配置为从包产生器接收包并且基于预定条件输出包。
3.根据权利要求2所述的存储器装置，其中，处理逻辑还被配置为从所述多个第一连接端子接收状态信息，并基于关于所述多个存储器芯片中的至少一个存储器芯片的状态信息是否从繁忙状态改变到就绪状态来输出包。
4.根据权利要求2所述的存储器装置，其中，处理逻辑还被配置为基于预定时间周期来输出包。
5.根据权利要求2所述的存储器装置，其中，处理逻辑还被配置为向被配置为控制所述存储器装置的控制器输出包并且从控制器接收预定条件。
6.根据权利要求2所述的存储器装置，其中，监控电路还包括：
接收端子，被配置为从所述存储器装置外部接收序列化的预定条件；
序列通信模块，被配置为使经由接收端子接收的预定条件反序列化并且使从处理逻辑输出的包序列化；以及
发送端子，电连接到序列通信模块，
其中，序列通信模块还被配置为经由发送端子向所述存储器装置的外部输出序列化的包。
7.根据权利要求6所述的存储器装置，其中，监控电路还包括被配置为从所述存储器装置的外部接收时钟信号的时钟接收端子，
其中，序列通信模块还被配置为基于通过时钟接收端子接收的时钟信号执行序列化操作和反序列化操作中的至少一种。
8.根据权利要求2所述的存储器装置，所述存储器装置还包括电连接到所述多个存储器芯片的多个第二连接端子，
其中，包产生器还被配置为从所述多个第二连接端子接收关于所述多个存储器芯片中的每个存储器芯片的错误纠正码表现结果信息，并且还基于错误纠正码表现结果信息来产生包。
9.根据权利要求2所述的存储器装置，所述存储器装置还包括电连接到所述多个存储器芯片的多个第三连接端子，
其中，包产生器还被配置为从所述多个第三连接端子接收关于所述多个存储器芯片中的每个存储器芯片的编程循环计数信息和擦除循环计数信息中的一种，并且还基于编程循环计数信息和擦除循环计数信息中的所述一种来产生包。
10.一种控制器，所述控制器包括：
控制逻辑电路，被配置为向包括多个存储器芯片的存储器装置输出一个或更多个控制信号；
包接口，被配置为从存储器装置接收包括与所述多个存储器芯片中的至少一个存储器芯片对应的状态信息和芯片号的包；以及
后台处理器，包括包接收器，所述包接收器被配置为从包接口接收包并且基于包向控制逻辑电路输出关于所述多个存储器芯片中的至少一个存储器芯片的状态信息。
11.根据权利要求10所述的控制器，其中，包包括与所述多个存储器芯片中的至少一个存储器芯片的就绪状态和繁忙状态有关的信息，包接收器还被配置为向控制逻辑电路提供与所述多个存储器芯片中的每个存储器芯片的就绪状态和繁忙状态有关的信息。
12.根据权利要求10所述的控制器，其中，后台处理器还包括被配置为向存储器装置输出用于输出包的预定条件的配置逻辑。
13.根据权利要求12所述的控制器，其中，预定条件包括这样的条件：在该条件下，基于关于所述多个存储器芯片中的至少一个存储器芯片的状态信息是否从繁忙状态改变到就绪状态来输出包。
14.根据权利要求12所述的控制器，其中，预定条件包括这样的条件：在该条件下，基于预定时间周期来输出包。
15.根据权利要求12所述的控制器，其中，包接口还包括：
接收端子，被配置为从存储器装置接收序列化的包；以及
发送端子，
其中，后台处理器还包括被配置为使由接收端子接收的包反序列化以及使从配置逻辑输出的预定条件序列化的序列通信模块，
其中，序列通信模块还被配置为经由发送端子向存储器装置输出预定条件。
16.根据权利要求10所述的控制器，所述控制器还包括输入/输出接口，
其中，控制逻辑电路还被配置为经由输入/输出接口向存储器装置输出所述一个或更多个控制信号。
17.一种存储器装置，所述存储器装置包括：
多个存储器芯片，通过它们对应的芯片号彼此区分开；以及
监控电路，包括一一对应地电连接到所述多个存储器芯片的多个第一连接端子以及被配置为从所述多个第一连接端子接收与所述多个存储器芯片中的每个存储器芯片有关的状态信息的包产生器，
其中，包产生器还被配置产生多个包，每个包包括芯片号和状态信息，
其中，监控电路被配置为基于预定条件输出所述多个包。
18.根据权利要求17所述的存储器装置，其中，监控电路还包括处理逻辑，所述处理逻辑被配置为从被配置为控制所述存储器装置的控制器接收预定条件，并基于预定条件向控制器输出所述多个包。
19.根据权利要求18所述的存储器装置，其中，处理逻辑还被配置为经由第一连接端子接收关于所述多个存储器芯片中的每个存储器芯片的状态信息。
20.根据权利要求18所述的存储器装置，其中，监控电路还包括一一对应地电连接到所述多个存储器芯片的多个第二连接端子，
其中，包产生器还被配置为经由所述多个第二连接端子接收关于所述多个存储器芯片中的每个存储器芯片的编程循环计数信息和擦除循环计数信息中的一种，并且产生还包括编程循环计数信息和擦除循环计数信息中的所述一种的所述多个包。
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