CN109768035B - 半导体器件和制造方法 - Google Patents

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林志清
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Abstract

一种中介层衬底制造为具有位于邻近的区域之间的划线区域。在一个实施例中，利用单独的曝光中间掩模以图案化划线区域。曝光中间掩模以图案化划线区域将形成曝光区域，其重叠并悬置该曝光区域用于形成邻近的区域。本发明实施例涉及半导体器件和制造方法。

Description

半导体器件和制造方法
技术领域
本发明实施例涉及半导体器件和制造方法。
背景技术
集成电路的封装件正变得越来越复杂，更多的器件管芯封装在同一封装件中以实现更多功能。例如，封装件可以包括多个器件管芯，例如接合到同一中介层的处理器和存储器立方体。可以基于半导体衬底形成中介层，在半导体衬底中形成硅通孔以互连形成在中介层的相对侧上的部件。模塑料将器件管芯封装在其中。包括中介层和器件管芯的封装件进一步接合到封装衬底。另外，表面安装器件也可以接合到衬底上。散热器可以附接到器件管芯的顶面，以便耗散器件管芯中产生的热量。散热器可具有固定到封装衬底上的裙部。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在所述第一曝光区域和所述第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与所述第一曝光区域和所述第二曝光区域重叠。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模成像中介层衬底的第一区域；利用所述第一光刻掩模成像所述中介层衬底的第二区域；利用不同于所述第一光刻掩模的第二光刻掩模成像所述中介层衬底的第三区域，其中，所述第三区域在所述第一区域和所述第二区域之间延伸并且进入所述第一区域和所述第二区域内，其中，所述第三区域包括导电材料和位于所述导电材料下面的介电材料，所述介电材料具有由所述导电材料暴露的第一部分；以及在成像所述第三区域之后，从所述第三区域去除所述导电材料的至少部分，其中，去除所述导电材料在所述介电材料的第一部分内形成开口。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：中介层衬底；重分布层，位于所述中介层衬底上方；第一介电层，位于所述重分布层上方；第二介电层，位于所述第一介电层上方；接触焊盘，位于所述第二介电层上方；以及钝化层，位于所述接触焊盘上方，其中，所述第一介电层具有与所述第二介电层的第二侧壁对准的第一侧壁，并且其中，所述第一介电层具有与所述第二介电层的第四侧壁对准的第三侧壁，其中，所述第一侧壁与所述第二侧壁之间的距离大于曝光掩模的曝光极限。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A-1D示出了根据一些实施例的具有重分布层的中介层衬底。
图2A-2C示出了根据一些实施例的第一光刻胶的图案化以形成第一曝光区域。
图3示出了根据一些实施例的钝化层的沉积。
图4示出了根据一些实施例的钝化层的图案化。
图5A-5C示出了根据一些实施例的划线区域的曝光。
图6A-6B示出了根据一些实施例的第一蚀刻工艺。
图7A-7B示出了根据一些实施例的半导体器件在中介层衬底上的放置。
图8示出了根据一些实施例的封装。
图9示出了根据一些实施例的密封剂和中介层衬底的减薄。
图10示出了根据一些实施例的具有伪图案的实施例。
图11示出了根据一些实施例的垂直悬置。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在将关于特定实施例描述实施例，其中利用额外的悬置掩模来克服衬底上晶圆上的芯片(CoWoS)3DIC封装中的最大中间掩模管芯尺寸。
现在参考图1A-1D，其中示出了形成有光刻曝光区域的有源悬置的中介层100的形成工艺。在所示实施例中，中介层100包括中介层衬底101，中介层衬底101中具有至少部分地形成在其中的衬底通孔(TSV)103。中介层衬底101可以包括掺杂或未掺杂的体硅，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，例如硅，锗，硅锗，SOI，绝缘体上硅锗(SGOI)，或其组合。可以使用的其他衬底包括多层衬底，梯度衬底或混合取向衬底。
中介层衬底101可以被划分为第一中介层区域105和第二中介层区域107。在一个实施例中，第一中介层区域105被设计为附接到多个第一半导体器件并且为多个第一半导体器件提供电连接(例如，第一半导体器件701，第二半导体器件703和第三半导体器件705，未在图1A-1B中示出，但在下面参照图7A示出和描述。
为了容纳第一半导体器件701，第二半导体器件703和第三半导体器件705，第一中介层区域105可以形成为具有第一宽度W1。在一些实施例中，第一宽度W1可以形成为与第一图案化掩模155的最大可用曝光宽度一致(图1A中未示出，但在下面参考图1B进一步示出和讨论)。例如，第一宽度W1可以大于零但小于约33mm。然而，可以使用任何合适的宽度。
第二中介层区域107可以类似于第一中介层区域105。例如，第二中介层区域107被设计为附接到多个第二半导体器件并且为多个第二半导体器件提供电连接(例如，第四半导体器件707，第五半导体器件709和第六半导体器件711，未在图1A中示出，但在下面参照图7A进一步示出和讨论)。另外，第二中介层区域107与第一中介层区域105分开设置并且间隔开，但是第二中介层区域107仍然可以使用与第一中介层区域105相同的第一光刻掩模155。这样，第二中介层区域107也将具有第一宽度W1，但是，如果期望使用与第一图案化掩模155不同的单独光刻掩模，第二中介层区域107也可以具有单独的宽度。
第一中介层区域105可以通过划线区域109与第二中介层区域107分离。在一个实施例中，划线区域109是将第一中介层区域105与第二中介层区域107分开的单独区域，并且允许第一中介层区域105与第二中介层区域107之间的后续分割。在其他实施例中，划线区域109可以被图案化以提供额外的结构支撑(例如，使用伪材料)或者提供额外的电连接，其可用于测试，但不能用于最终产品。最后，划线区域109还有助于允许调整所选择的半导体器件(例如，第一半导体器件701，第二半导体器件703和第三半导体器件705)之间的尺寸，而无需完全重新设计不同的光刻掩模。
另外，可以使用第五图案化掩模503(图1A-1D中未示出，但在下面参照图5B进一步示出和讨论)来形成划线区109。通过利用第五图案化掩模503(而不仅仅依赖于第一图案化掩模155的尺寸)，可以增加划线区域109的宽度，以提供超出在不使用第五图案化掩模503下可以实现的宽度的期望的悬置。例如，划线区109可以具有约1,400μm的第二宽度W2。然而，可以使用任何合适的宽度。
在中介层衬底101内，TSV 103可以形成为延伸穿过中介层衬底101，以便提供数据信号从中介层衬底101的第一侧到中介层衬底101的第二侧的快速通道。在一个实施例中，TSV 103可以通过最初在中介层衬底101内形成硅通孔(TSV)开口来形成。TSV开口可以通过施加和显影合适的光刻胶，并去除中介层衬底101的暴露于期望深度的部分来形成。TSV开口可以形成为延伸到中介层衬底101中的深度大于中介层衬底101的最终期望高度。因此，尽管深度取决于整体设计，但深度可以在约20μm和约200μm之间，诸如约50μm的深度。
一旦在中介层衬底101内形成TSV开口，TSV开口可以内衬有衬垫。衬垫可以是例如由原硅酸四乙酯(TEOS)或氮化硅形成的氧化物，但是可以替代地使用任何合适的介电材料。衬垫可以使用等离子体增强化学气相沉积(PECVD)工艺形成，但是可以替代地使用其他合适的工艺，诸如物理气相沉积或热工艺。另外，衬垫可以形成为约0.1μm至约5μm之间的厚度，例如约1μm。
一旦沿着TSV开口的侧壁和底部形成衬垫，就可以形成阻挡层，并且可以用第一导电材料填充TSV开口的其余部分。第一导电材料可以包括铜，但可以可选地使用其他合适的材料，诸如铝，合金，掺杂的多晶硅，它们的组合等。可以通过将铜电镀到晶种层上来填充和过量填充TSV开口来形成第一导电材料。一旦填充TSV开口，可以通过诸如化学机械抛光(CMP)的平坦化工艺去除位于TSV开口外部的过量的衬垫、阻挡层、晶种层和第一导电材料，但是可以使用任何合适的去除工艺。
一旦已经填充了TSV开口，则可以形成与TSV 103物理和/或电连接的第一重分布层113。在一个实施例中，可以最初通过诸如CVD或溅射的合适的形成工艺形成钛铜合金的晶种层来形成第一重分布层113。然后可以形成光刻胶以覆盖晶种层，然后可以对光刻胶进行图案化以暴露晶种层的位于期望第一重分布层113所在的位置的那些部分。
一旦形成并图案化光刻胶，就可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可以形成为具有介于约1μm和约10μm之间的厚度，例如约5μm。然而，虽然所讨论的材料和方法适合于形成导电材料，但这些材料仅仅是示例性的。任何其他合适的材料，例如AlCu或Au，以及诸如CVD或PVD的任何其他合适的形成工艺可以替代地用于形成第一重分布层113。
一旦形成导电材料，就可以通过合适的去除工艺(诸如化学剥离和/或灰化)去除光刻胶。另外，在去除光刻胶之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺来去除被光刻胶覆盖的晶种层的那些部分。
一旦形成第一重分布层113，就可以形成一系列介电层以覆盖在第一重分布层113上面。在一实施例中，该系列介电层包括第一介电层115，覆盖在第一介电层115上面的第二介电层117，覆盖在第二介电层117上面的第三介电层119。第一介电层115可以是诸如氧化硅，氮化硅，氮氧化硅，低k电介质，这些的组合等的介电材料，并且可以通过诸如化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)等的沉积工艺形成。
第二介电层117可以覆盖在第一介电层115上面并且可以用作例如蚀刻停止层。在一个实施例中，第二介电层117可以是与第一介电层115不同的介电材料，诸如氮化硅，氧化硅，氮氧化硅，低k电介质，这些的组合等，并且也可以通过诸如CVD，PVD，ALD等的沉积工艺形成。
第三介电层119可以覆盖在第二介电层117上面。在一个实施例中，第三介电层119可以是类似于第一介电层115的介电材料，诸如氧化硅，氮化硅，氮氧化硅，低k电介质，这些的组合等，并且也可以通过诸如CVD，PVD，ALD等的沉积工艺形成。
一旦已经形成第三介电层119和第二介电层117，至少图案化第三介电层119和第二介电层117，以暴露第一重分布层113的部分。在一个实施例中，通过首先将光刻胶施加到第三介电层119和第二介电层117，然后将光刻胶暴露于图案化的能量源(例如，图案化的光源)以诱导化学反应，从而引起暴露于图案化的光源的光刻胶的那些部分中的物理变化，来图案化第三介电层119和第二介电层117。然后将显影剂施加到曝光的光刻胶上以利用物理变化并根据所需图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且使用例如一个或多个干蚀刻工艺去除下面的第三介电层119和第二介电层117的暴露区域，然后可以去除光刻胶。然而，可以使用用于图案化第三介电层119和第二介电层117以暴露下面的第一重分布层113的任何其他合适的方法。
一旦已经图案化第三介电层119和第二介电层117，就可以形成与第一重分布层113接触的通孔121。在一个实施例中，可以形成一个或多个阻挡层以内衬于穿过第三介电层119和第二介电层117的开口，可以沉积晶种层，并且利用诸如铜的导电材料填充穿过第三介电层119和第二介电层117的开口，但是可以使用任何合适的材料。一旦填充，使用平坦化工艺(诸如化学机械平坦化工艺)去除开口外部的导电材料的部分。
一旦形成通孔121，就在第三介电层119上方毯式沉积导电层123并且导电层123与通孔121接触，使得导电层123覆盖第一中介层区域105，第二中介层区域107中的每一个以及划线区域109中的每一个。在一个实施例中，导电层123是例如铝的导电材料，但是也可以使用诸如铝铜合金，铜，钨等的其他合适的材料。尽管使用诸如CVD或PVD的工艺来形成导电层123，但是可以使用其他合适的材料和方法。
一旦导电层123已经沉积在第一中介层区域105、第二中介层区域107中的每一个以及划线区域109中的每一个上方，则图案化导电层123以形成一系列接触焊盘301(在图1A中未完整示出，但在下面参照图3示出)。在一个实施例中，可以通过在导电层123上放置第一光刻胶125并图案化第一光刻胶125来图案化导电层123。例如，第一光刻胶125是单层光敏材料，或者在另一个实施例中是三层光刻胶，具有底部抗反射涂层(BARC)，中间掩模层和顶部光刻胶层。然而，可以使用任何合适类型的光敏材料或材料的组合。
图1B示出了第一中介层区域105内的第一光刻胶125的成像。一旦施加，第一光刻胶125可以被曝光以在第一光刻胶125内形成待去除的区域(例如，曝光区域或未曝光区域之一)和不被去除的区域(例如，曝光区域或未曝光区域中的另一个)。其中单独的区域由虚线表示。在一个实施例中，可以通过将中介层衬底101和第一光刻胶125放入成像装置150中进行曝光来启动曝光。成像装置150可包括支撑板151，能量源153，位于支撑板151和能量源153之间的第一图案化掩模155，以及光学器件157。在一个实施例中，支撑板151是可以放置或附接中介层衬底101和第一光刻胶125的表面，其在第一光刻胶125的曝光期间向中介层衬底101提供支撑和控制。另外，支撑板151可以沿一个或多个轴移动，以及为中介层衬底101和第一光刻胶125提供任何所需的加热或冷却，以防止温度梯度影响曝光工艺。
在一个实施例中，能量源153向第一光刻胶125提供诸如光的能量159，以便引发PAC的反应，PAC又与例如第一光刻胶125的光敏部分发生反应以化学地改变能量159撞击的第一光刻胶125的那些部分。在一个实施例中，能量159可以是电磁辐射，例如g射线(波长约436nm)，i射线(波长约365nm)，紫外线辐射，远紫外线辐射，x射线，电子束等。能量源153可以是电磁辐射源，并且可以是KrF准分子激光(波长为248nm)，ArF准分子激光(波长为193nm)，F2准分子激光(波长为157nm)等，但是可以可选地使用诸如汞蒸汽灯，氙灯，碳弧灯等的任何其他合适的能量159的源。
第一图案化掩模155位于能量源153和第一光刻胶125之间，以便在能量159实际撞击第一光刻胶125之前阻挡能量159的部分以形成图案化能量162。在一个实施例中，第一图案化掩模155可包括一系列层(例如，衬底，吸收层，抗反射涂层，屏蔽层等)，以反射，吸收或以其他方式阻挡能量159的部分到达第一光刻胶125的不希望被照射的那些部分。通过形成穿过第一图案化掩模155的开口，可以以期望形状的照明在第一图案化掩模155中形成期望的图案。
光学器件(在图1B中由标记为157的梯形表示)可以用于在能量159离开能量源153时集中，扩展，反射或以其他方式控制能量159，能量159由第一图案化掩模155图案化，并且被导向第一光刻胶125。在一个实施例中，光学器件157包括一个或多个透镜，反射镜，滤光器，这些的组合等，以沿其路径控制能量159。另外，虽然光学器件157在图1B中示出为在第一图案化掩模155和第一光刻胶125之间，但是光学器件157的元件(例如，单独的透镜，反射镜等)也可以位于能量源153(其中产生能量159)和第一光刻胶125之间的任何位置。
在一个实施例中，具有第一光刻胶125的中介层衬底101放置在支撑板151上。一旦图案已经与中介层衬底101对准，能量源153就产生所需的能量159(例如，光)，该光在其到达第一光刻胶125的路径上穿过第一图案化掩模155和光学器件157。照射在第一光刻胶125的部分上的图案化能量162引起第一光刻胶125内的光活性化合物(PAC)的反应。然后PAC吸收图案化能量162(例如，酸/碱/自由基)的化学反应产物反应并化学改变第一光刻胶125通过第一图案化掩模155照射的那些部分。
可选地，可以使用浸没式光刻技术进行第一光刻胶125的曝光。在这种技术中，浸没介质可以放置在成像装置150(并且特别是光学器件157的最终透镜)和第一光刻胶125之间。利用位于适当位置的该浸没介质，可以利用穿过浸没介质的图案化的能量162图案化第一光刻胶125。
图1B另外示出，因为第一图案化掩模155具有当大于该宽度时其分辨率不可接受的最大宽度(例如，最大宽度约33mm)，所以成像装置150仅可以暴露第一光刻胶125的一部分，诸如在图1B的视图中的位于第一中介层区域105内的第一光刻胶125的部分(如下文所述，参考图2A-2C，暴露未在图1B的视图中示出的第一光刻胶125的第二部分)。因此，一旦位于第一中介层区域105内的第一光刻胶125已经暴露，成像装置150将移动光学器件或中介层衬底101，使得第一光刻胶125的第二部分，诸如第一光刻胶125的位于第二中介层区域107内的部分，可以由成像装置150曝光。在特定实施例中，成像装置150可以执行步进和扫描工艺，由此中介层衬底101和光学器件157的相对位置通过以下方式改变：通过移动支撑板151(其也将移动中介层衬底101)，通过移动光学器件157或通过移动两者，从而使得图案化能量162将撞击位于第二中介层区域107内的第一光刻胶125。
图1C示出了可用于利用第一图案化掩模155步进和扫描第一光刻胶125的图案的俯视图，其中图1A-1B示出了沿线A-A'的图1C的横截面图。在该实施例中，第一图案化掩模155用于步进和扫描第一中介层区域105内的第一曝光区域161，其中第一曝光区域161在第一图案化掩模155的上限处具有第一宽度W1。额外地，第一曝光区域161也将具有第一长度L1，第一长度L1也小于第一图案化掩模155的曝光极限，例如小于33mm，例如介于约21.5mm和约33mm之间，例如约26mm。但是，可以使用任何合适的长度。
另外，图1C还示出了步进和扫描工艺，由此第一图案化掩模155还在第一方向上(在图1C中由标记为165的箭头表示)在第二中介层区域107内形成第二曝光区域163。如图所示，第一图案化掩模155用于产生第二曝光区域163，因此，第二曝光区域163具有与第一曝光区域161相同的图案，例如具有第一宽度W1和第一长度L1，尽管第二曝光区域163在其他实施例中可以是不同的。
图1C另外示出了该图案与中介层衬底101一起延伸，以形成第一曝光区域161和第二曝光区域163的二维图案。第一曝光区域161和第二曝光区域163中的每一个可以与第一曝光区域161和第二曝光区域163中的其他区域分开足够的距离以允许来自第二图案化掩模201(图1C中未示出，但在下面参照图2B进一步示出和描述)的另一次曝光(在图1C中使用虚线表示并且在下面参照图2A-2C进一步示出和讨论)。例如，在第二方向167上，第一曝光区域161中的第一个可以与第一曝光区域161中的第二个分开第二长度L2，第二长度L2小于第二图案化掩模201的曝光极限，诸如小于约33mm，例如约21.5mm。这导致总长度LT在约43mm和52mm之间。
图1D示出了图1A中的虚线圆圈的近视图。从该近视图中可以看出，第一介电层115，第二介电层117和第三介电层119覆盖在中介层衬底101上。此外，导电层123覆盖在第三介电层119上，并且第一光刻胶125覆盖在导电层123上。这些层中的每一个都延伸到划线区域109以及第二中介层区域107中。
图2A-2C示出了使用第二图案化掩模201(例如，参见图2B)以形成第三曝光区域203(例如，参见图2C)。图2A示出了沿图2C中的线A-A'的中介层衬底101截面图，其在成像之前位于第一曝光区域161和第二曝光区域163之外(参见图1A-1D)。
类似于上面关于图1A-1D的讨论，图2B示出了第二图案化掩模201可以放置在成像装置200内，同时中介层衬底101放置在支撑板151上。一旦就位，成像装置200使用步进和扫描方法对第三曝光区域203和第四曝光区域205成像，其中单独的曝光区域和未曝光区域由虚线表示。在一个实施例中，中介层衬底101可以从具有第一图案化掩模155的成像装置150移除，并且放置在包括第二图案化掩模201的单独的第二成像装置200中。
图2C示出了在利用第二图案化掩模201之后，第一曝光区域161和第三曝光区域203共同为第一中介层提供完整图案。类似地，图2C还示出了第二图案化掩模201形成第四曝光区域205，其中第二曝光区域163和第四曝光区域205共同为第二中介层提供完整图案。
图3示出了一旦第一曝光区域161，第二曝光区域163，第三曝光区域203和第四曝光区域205已经曝光，第一光刻胶125(参见例如图1B和2B)使用第一显影剂显影。在一个实施例中，第一显影剂可用于去除第一光刻胶125的曝光部分或未曝光部分，并且可以是例如有机溶剂或碱性水溶液。此外，在第一光刻胶125是三层光刻胶的实施例中，一旦第一光刻胶125的光敏部分显影，就可以利用干蚀刻工艺使显影图案延伸穿过底部抗反射涂(BARC)层和中间掩模层。
图3另外示出，一旦显影了图1B和2B中的第一光刻胶125，就可以使用第一光刻胶125作为掩模来图案化导电层123(参见例如图1B和2B)以形成接触焊盘301。在一个实施例中，可以使用诸如反应离子蚀刻的干蚀刻工艺来图案化导电层123，由此对将被图案化的材料(例如，导电层123)具有选择性的蚀刻剂导向被第一光刻胶125掩蔽的导电层123。在与导电层123的暴露部分接触时，蚀刻剂反应并去除仅暴露的部分，留下被第一光刻胶125覆盖的那些部分。然而，可以使用任何合适的工艺。
另外，因为第一图案化掩模155仅用于图案化在第一中介层区域105和第二中介层区域107内的第一光刻胶125，所以每个划线区域109内的导电层123的第一部分303在图案化导电层123之后保留，并且可以具有约1320μm的第三宽度W3。如果留下作为连续层，则第一部分303可能在进一步的工艺中产生诸如晶圆电弧放电的问题。
一旦利用第一光刻胶125形成接触焊盘301，就可以去除第一光刻胶125。在一个实施例中，可以使用例如灰化工艺去除第一光刻胶125，由此增加第一光刻胶125的温度直到第一光刻胶125经历热分解，之后可以容易地去除第一光刻胶125。然而，可以使用任何合适的方法，例如湿法剥离。
图3还示出了在接触焊盘301和第一部分303上方放置第一钝化层305。第一钝化层305可以由一种或多种合适的介电材料制成，例如聚苯并恶唑(PBO)，尽管任何可以可选地使用合适的材料，诸如聚酰亚胺或聚酰亚胺衍生物。可以使用例如旋涂工艺将第一钝化层305放置到约5μm和约25μm之间的厚度，例如约7μm，但是可以替代地使用任何合适的方法和厚度。
一旦放置了第一钝化层305，就可以图案化第一钝化层305以暴露接触焊盘301。在一个实施例中，可以使用如上关于图1A-2B所述的类似工艺来图案化第一钝化层305。例如，可以在第一钝化层305上方放置第二光刻胶307(其可以是例如如上所述的三层光刻胶)。
一旦已经放置第二光刻胶307，就图案化第二光刻胶307。在一个实施例中，第二光刻胶307可以以与上文关于图1A-2C中的第一光刻胶125的图案化描述的类似方式图案化。例如，中介层衬底101可以放置在成像装置150和/或成像装置200中，由此利用第三图案化掩模和第四图案化掩模以将所需图案步进扫和描到第二光刻胶307中。一旦第二光刻胶307被曝光，则显影第二光刻胶307，并且在第二光刻胶307是三层光刻胶的实施例中，可以利用干蚀刻工艺将显影的图案延伸穿过底部抗反射涂(BARC)层和中间掩模层。
图4示出了一旦第二光刻胶307已经被图案化，则图案可以被转印到第一钝化层305。在一个实施例中，可以使用诸如反应离子蚀刻工艺的各向异性蚀刻工艺来转印第二光刻胶307的图案，由此，对将被图案化的材料(例如，第一钝化层305)具有选择性的蚀刻剂被导向由第二光刻胶307掩蔽的第一钝化层305。一旦与第一钝化层305的暴露部分接触，则蚀刻剂反应并除去仅暴露的部分，留下被第二光刻胶307覆盖的那些部分。然而，可以使用任何合适的工艺。
另外，因为划线区域109内的第二光刻胶307未被图案化，所以去除划线区域109内的第二光刻胶307。这样，在将图案从第二光刻胶307转印到第一钝化层305期间，划线区域内的第一钝化层305的材料完全暴露。因此，从划线区域109内的导电层123的第一部分303上方完全去除第一钝化层305的材料，从而完全或部分地暴露位于划线区域109内的导电层123的第一部分303。
一旦利用第二光刻胶307来图案化第一钝化层305，就可以去除第二光刻胶307。在一个实施例中，可以使用例如灰化工艺去除第二光刻胶307，由此增加第二光刻胶307的温度，直到第二光刻胶307经历热分解，之后可以容易地去除第二光刻胶307。然而，可以使用任何合适的方法，例如湿剥离。
图5A-5C示出了划线区109内的导电层123的图案化。首先参见图5A，在一个实施例中，可以通过在中介层衬底101上方施加第三光刻胶501来执行导电层123的图案化。在一个实施例中，第三光刻胶501可以类似于第一光刻胶125，例如是单层或三层光刻胶，并且可以使用例如旋涂工艺来施加，由此第三光刻胶501覆盖整个中介层衬底101，包括第一中介层区域105，第二中介层区域107和每个划线区域109。
图5B示出了一旦放置了第三光刻胶501，就可以将第三光刻胶501图案化成曝光和未曝光区域，其中单独的区域由虚线表示。在一个实施例中，通过将具有第三光刻胶501的中介层衬底101放置在成像装置150中来图案化第三光刻胶501，其中利用第五图案化掩模503代替第一图案化掩模155或第二图案化掩模201。在一个实施例中，第五图案化掩模503是专门为划线区109设计的掩模，并且因此是具有与第一图案化掩模155，第二图案化掩模201，第三图案化掩模或第四图案掩模不同的图案的不同掩模。
另外，图5B还示出了成像装置150在步进和扫描工艺中一次曝光单个划线区域109。例如，如上面关于图1B所述，成像装置150可以利用步进扫描方法一次一个地并且以连续顺序曝光划线区域109的分离部分。然而，可以使用任何合适的暴露多个划线区域109的方法。
图5C示出了在中介层衬底101上方的划线区域109内使用第五图案化掩模503创建的第五曝光区域505的俯视图。可以看出，具有第五图案化掩模503的成像装置150用于将划线区域109内的第三光刻胶501图案化为在第一曝光区域161，第二曝光区域163和第五曝光区域505之间具有最小重叠。具体地，如果需要，具有第五图案化掩模503的成像装置150可以形成第五曝光区域505，使得第五曝光区域505与第一曝光区域161或第二曝光区域163的一部分重叠。在一个实施例中，第五曝光区域505可以与第一曝光区域161重叠为约2.5μm的第一距离D1。然而，可以使用任何合适的距离。
可选地，在一些实施例中，第五曝光区域505也可以不仅与第一曝光区域161和第二曝光区域163重叠，而且还与第三曝光区域203和第四曝光区域205重叠。在一个实施例中，第五曝光区域505可以具有第三长度L3，第三长度L3大于第一长度L1并且小于总长度LT，并且可以在第三曝光区域203和第四曝光区域205上方延伸小于第二长度L2的第二距离D2。然而，可以使用任何合适的距离和重叠。
一旦曝光了第三光刻胶501，就使用例如第二显影剂使第三光刻胶501显影。在一个实施例中，第二显影剂可用于去除第三光刻胶501的曝光部分或未曝光部分，并且可以是例如有机溶剂或碱性水溶液。此外，在第三光刻胶501是三层光刻胶的实施例中，一旦显影第三光刻胶501，可以利用干蚀刻工艺使显影图案延伸穿过底部抗反射涂(BARC)层和中间掩模层。
在一个实施例中，第三光刻胶501被曝光和显影，以便完全覆盖第一中介层区域105和第二中介层区域107。另外，第三光刻胶501也被曝光和显影，以便完全或部分地曝光导电层123的第一部分303。
图6A-6B示出了一旦施加、曝光和显影第三光刻胶501，就可以使用第一蚀刻工艺(在图6A中由箭头标记为601)将第三光刻胶501的图案转印到下面的层。在一个实施例中，第一蚀刻工艺601可以是各向异性蚀刻，例如利用蚀刻剂的反应离子蚀刻，该蚀刻剂对图5B中所示的导电层123的材料具有选择性。然而，可以使用任何合适的转印工艺。
在从整个划线区域109完全去除第三光刻胶501的实施例中，第一蚀刻工艺601将完全去除图5B中所示的位于划线区域109内的导电层123的暴露的第一部分303。通过去除导电层123，在后续处理步骤期间不存在导电层123，并且可以避免可能发生的损坏(例如，晶圆电弧放电)。
另外，虽然第一蚀刻工艺601的蚀刻剂对导电层123的材料具有选择性，但是这种选择性可能会或可能不会完全。在选择性非完全的实施例中，第一介电层115，第二介电层117和/或第三介电层119的那些不位于暴露的导电层123或第三光刻胶501的下面的部分(例如，位于导电层123的第一部分303和第一钝化层305之间的部分)也可以通过第一蚀刻工艺601蚀刻。因此，可能发生第一介电层115，第二介电层117和/或第三介电层119的过蚀刻(参见标记为605的虚线框)。
图6B示出了图6A中的虚线框605的近视图，并且示出了在第一蚀刻工艺601之后的第一介电层115，第二介电层117和/或第三介电层的结构的近视图。可以看出，第一蚀刻工艺601形成第一开口603，第一开口603延伸到第三介电层119，第二介电层117中，并且如果足够深，则延伸到第一介电层115。在特定实施例中，第一开口603可以从第三介电层119的顶面延伸第三距离D3，第三距离D3至少与第三介电层119和第二介电层117的组合厚度一样大，但是可以使用任何合适的距离。
类似地，第一开口603可以具有第四宽度W4，其从第二中介层区域107(如图6B所示)延伸到与在第一蚀刻工艺601之前导电层123的第一部分303所在的位置对齐的位置。这样，第一开口603的第一侧壁可以与第一钝化层305对齐，而第一开口603的第二侧壁可以与图5B中所示的导电层123的第一部分303(已被移除)的侧壁对齐。在特定实施例中，第四宽度W4约为1.5μm。然而，可以使用任何合适的宽度。
当然，虽然上面描述了其中第一部分303是覆盖介电层的导电层的实施例，但是这仅仅是说明性的，并不旨在限制实施例。但是，也可以使用任何合适的材料组合，例如覆盖导电层的介电层，覆盖介电层的介电层等。所有合适的材料的组合旨在完全包括在实施例的范围内。
图7A示出了第一中介层区域105内的第一半导体器件701，第二半导体器件703和第三半导体器件705的放置和接合。在一个实施例中，第一半导体器件701可以是第一管芯和包括第一衬底、第一有源器件、第一金属化层、管芯接触焊盘和第一外部连接件713。第一衬底可以包括掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。第一衬底可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和/或锑化铟；合金半导体，包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层或梯度衬底。
第一有源器件包括各种有源器件和无源器件，诸如晶体管，二极管，电容器，电阻器，电感器等，其可用于产生第一半导体器件701的设计的所需结构和功能要求。可以使用任何合适的方法在第一衬底内或在第一衬底上形成第一有源器件。
第一金属化层形成在第一衬底和第一有源器件上方，并被设计成连接各种有源器件以形成功能电路。在一个实施例中，第一金属化层由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺(例如沉积，镶嵌，双镶嵌等)形成。在一个实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底分离的金属化层，但是第一金属化层的精确数量取决于第一半导体器件701的设计。
可以在第一金属化层上方形成与第一金属化层电接触的管芯接触焊盘。管芯接触焊盘可以包括铝，但是也可以可选地使用其他材料，诸如铜。可以使用诸如溅射的沉积工艺，以形成材料层，然后可以通过合适的工艺(例如光刻掩蔽和蚀刻)去除材料层的部分以形成管芯接触焊盘来形成管芯接触焊盘。然而，可以使用任何其他合适的工艺来形成管芯接触焊盘。管芯接触焊盘可以形成为具有介于约0.5μm和约4μm之间的厚度，例如约1.45μm。
第一外部连接件713可以形成为提供用于管芯接触焊盘和接触焊盘301之间的接触的导电区域。在一个实施例中，第一外部连接件713是使用球降方法形成的焊球，诸如直接球降工艺。在另一个实施例中，焊球可以通过最初通过任何合适的方法(诸如蒸发，电镀，印刷，焊料转移)形成锡层，然后进行回流以便将材料成形为所需的凸块形状而形成。
一旦形成第一半导体器件701，就将第一半导体器件701接合到第一中介层区域105内的接触焊盘301。在一个实施例中，通过首先将第一外部连接件713与相应接触焊盘301对准，和然后在执行回流工艺之前与它们物理接触来接合第一半导体器件701。回流工艺将第一半导体器件701物理地和电气地连接到第一中介层区域105。然而，可以使用用于电连接和物理连接第一半导体器件701和接触焊盘301的任何合适的方法。
第二半导体器件703和第三半导体器件705可以类似于第一半导体器件701。例如，第二半导体器件703和第三半导体器件705可以是设计为与第一半导体器件701或第一中介层区域105一起工作的半导体管芯。然而，第二半导体器件703和第三半导体器件705也可以与第一半导体器件701不同。
另外，第二半导体器件703和第三半导体器件705可以以与第一半导体器件701类似的方式接合到第一中介层区域105。例如，第二半导体器件703和第三半导体器件705可以使用焊球和回流工艺接合到第一中介层区域105。然而，第二半导体器件703和第三半导体器件705也可以以与第一半导体器件701不同的方式接合。
图7A另外示出了接合到第二中介层区域107内的中介层衬底101的第四半导体器件707，第五半导体器件709和第六半导体器件711。在一个实施例中，第四半导体器件707，第五半导体器件709和第六半导体器件711可以类似于第一半导体器件701，第二半导体器件703和第三半导体器件705。例如，第四半导体器件707，第五半导体器件709和第六半导体器件711可以是被设计为彼此一起工作并与第二中介层区域107一起工作的半导体管芯。然而，第四半导体器件707，第五半导体器件709和第六半导体器件711也可以不同于第一半导体器件701，第二半导体器件703和第三半导体器件705。
另外，第四半导体器件707，第五半导体器件709和第六半导体器件711可以以与第一半导体器件701，第二半导体器件703和和第三半导体器件705类似的方式接合到第二中介层区域107。例如，第四半导体器件707，第五半导体器件709和第六半导体器件711可以使用焊球和回流工艺接合到第二中介层区域107。然而，第四半导体器件707，第五半导体器件709和第六半导体器件711也可以以与第一半导体器件701，第二半导体器件703和第三半导体器件705不同的方式接合。
图7B示出了沿着第一曝光区域161，第二曝光区域163，第三曝光区域203和第四曝光区域205附接至第一中介层区域105和第二中介层区域107的第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711的俯视图。可以看出，第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711中的每一个跨越在第一曝光区域161和第三曝光区域203(在第一中介层区域105内)上方或跨越在第二曝光区域163和第四曝光区域205(在第二中介层区域107内)上方。然而，第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711不在划线区域109上方或在悬置区域上方延伸。
图8示出了中介层衬底101和第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711的封装。封装可以在模制器件中进行，模制器件可以包括顶部模制部分和可与顶部模制部分分离的底部模制部分。当顶部模制部分降低到与底部模制部分相邻时，可以形成用于中介层衬底101和第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711的模腔。
在封装工艺期间，顶部模制部分可以邻近底部模制部分放置，从而将中介层衬底101和第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711封闭在模腔内。一旦封闭，顶部模制部分和底部模制部分可以形成气密密封，以便控制气体流入模腔和从模腔流出。一旦密封，密封剂801可以放置在模腔内。
密封剂801可以是环氧树脂或模塑料树脂，诸如聚酰亚胺，PPS，PEEK，PES，耐热晶体树脂，这些的组合等。密封剂801可以在顶部模制部分和底部模制部分对准之前放置在模腔内，或者可以通过注射端口，使用压缩模制，传递模制等注入模腔中。
一旦将密封剂801已放入模腔中，使得密封剂801密封中介层衬底101和第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711，可以固化密封剂801，以使密封剂硬化以获得最佳保护。虽然精确的固化工艺至少部分地取决于选择用于密封剂801的特定材料，但是在选择模塑料作为密封剂801的实施例中，可以通过诸如将密封剂801加热到介于约100℃和约130℃之间的温度，例如约125℃并且持续约60秒至约3000秒，诸如约600秒的工艺来发生固化。另外，引发剂和/或催化剂可以包含在密封剂801内以更好地控制固化工艺。
然而，如本领域普通技术人员将认识到的，上述固化工艺仅仅是示例性工艺，并不意味着限制当前实施例。可替代地使用其他固化工艺，例如辐射或甚至允许密封剂在环境温度下硬化。可以使用任何合适的固化工艺，并且所有这些工艺完全旨在包括在本文讨论的实施例的范围内。
图9示出了减薄密封剂801。可以例如使用机械研磨或化学机械抛光(CMP)工艺来执行减薄，由此利用化学蚀刻剂和研磨剂来反应和研磨掉密封剂801，使得第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711已经暴露。这样，第一半导体器件701，第二半导体器件703，第三半导体器件705，第四半导体器件707，第五半导体器件709和第六半导体器件711可以具有平坦表面，该平坦表面也与密封剂801共面。
图9另外示出了中介层衬底101的第二侧的减薄，以暴露TSV 103的开口并且由延伸穿过中介层衬底101的导电材料形成TSV 103。在一个实施例中，减薄中介层衬底101的第二侧可使TSV 103暴露。中介层衬底101的第二侧的减薄可以通过诸如CMP或蚀刻的平坦化工艺来执行。
另外，一旦已经减薄中介层衬底101，可以在中介层衬底101的第二侧上形成与TSV103电连接的第二重分布层901。在一个实施例中，第二重分布层901可以是类似于第一重分布层113(以上参照图1A描述)，并且可以以类似的方式形成。另外，可以利用诸如焊球的第二外部连接件903将第二重分布层901连接到第二衬底905，第二衬底905诸如印刷电路板或其他衬底。
如果需要，可以在接合之后将中介层衬底10分割，诸如沿着标记为907的虚线分割。在一个实施例中，使用例如管芯锯切、激光、一个或多个蚀刻工艺或其他器件沿着虚线907分割中介层衬底101以分离中介层衬底101。
通过利用额外掩模来图案化划线区域109，在分割之后中介层衬底101的尺寸可以延伸超出单个中间掩模曝光区域的极限。这样，中介层管芯尺寸可以形成为具有约34.3mm的第五宽度W5。然而，可以使用任何合适的宽度。
图10示出了另一实施例，其中划线区域109内的导电层123的第一部分303未被完全去除。而是，划线区域109内的导电层123的第一部分303被图案化为伪图案1001。通过图案化导电层123的第一部分303，可以减少或消除诸如划线区域109内的导电层123存在的晶圆电弧放电的负面影响，同时仍然保留用于结构支撑的伪图案1001。
图11示出了虽然在前面的实施例中将悬置示出为处于特定方向，但是实施例不限于此。相反，悬置可以形成在第一中介层区域105或第二中介层区域107的任何合适的边缘上方。所有这些组合完全旨在包括在实施例的范围内。
在一个实施例中，一种制造半导体器件的方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于第一光刻掩模和第二光刻掩模的第三光刻掩模，暴露位于中介层衬底上方的划线区域，以在第一曝光区域和第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与第一曝光区域和第二曝光区域重叠。在实施例中，第三曝光区域与第一曝光区域重叠2.5μm。在一个实施例中，划线区域具有1400μm的宽度。在一个实施例中，方法进一步包括：在暴露划线区域之后，从划线区域去除导电材料的至少部分。在一个实施例中，去除导电材料的部分去除了所有的导电材料。在一个实施例中，去除导电材料的部分形成导电材料的伪图案。在一个实施例中，去除导电材料的部分在介电材料的导电材料与第一曝光区域之间的部分内形成开口。
在另一个实施例中，一种制造半导体器件的方法包括：利用第一光刻掩模成像中介层衬底的第一区域；利用第一光刻掩模成像中介层衬底的第二区域；利用不同于第一光刻掩模的第二光刻掩模成像中介层衬底的第三区域，其中，第三区域在第一区域和第二区域之间延伸并且进入第一区域和第二区域，其中，第三区域包括导电材料和位于导电材料下面的介电材料，介电材料具有由导电材料暴露的第一部分；以及在成像第三区域之后，从第三区域去除导电材料的至少部分，其中，去除导电材料在介电材料的第一部分内形成开口。在一个实施例中，介电材料包括：第一氧化硅层；第一氮化硅层，覆盖在第一氧化硅层上方；以及第一氧化硅层，覆盖在第一氮化硅层上方。在一个实施例中，该方法还包括：从中介层衬底的第二区域分割中介层衬底的第一区域，其中，在分割之后，中介层衬底延伸到第一宽度，第一宽度大于第一个光刻掩模的最大曝光限制。在一个实施例中，第三区域延伸至第一区域内2.5μm的距离。在一个实施例中，该方法还包括将第一半导体器件，第二半导体器件和第三半导体器件附接到中介层衬底的第一区域。在一个实施例中，该方法还包括封装第一半导体器件，第二半导体器件和第三半导体器件。在一个实施例中，该方法从第三区域去除导电材料的部分包括从第三区域去除所有的导电材料。
在另一个实施例中，一种半导体器件，包括：中介层衬底；重分布层，位于中介层衬底上方；第一介电层，位于重分布层上方；第二介电层，位于第一介电层上方；接触焊盘，位于第二介电层上方；以及钝化层，位于接触焊盘上方，其中，第一介电层具有与第二介电层的第二侧壁对准的第一侧壁，并且其中，第一介电层具有与第二介电层的第四侧壁对准的第三侧壁，其中，第一侧壁与第二侧壁之间的距离大于曝光掩模的曝光极限。
在一个实施例中，第一介电层包括氧化硅，并且第二介电层包括氮化硅。在一个实施例中，中介层衬底包括管芯附接区域，并且其中，第一侧壁和第二侧壁在俯视图中位于管芯附接区域的外部。在一个实施例中，至少三个半导体器件附接至管芯附接区域内的中介层衬底。在一个实施例中，半导体器件还包括：位于与管芯附接区域相邻的划线区域中的伪图案，其中，伪图案具有第一厚度，并且接触焊盘中的第一个具有第一厚度。在一个实施例中，半导体器件还包括延伸穿过中介层衬底的衬底通孔。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模暴露位于中介层衬底上方的第一区域以形成第一曝光区域；利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域以形成第二曝光区域；以及利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在所述第一曝光区域和所述第二曝光区域之间形成第三曝光区域，其中，第三曝光区域与所述第一曝光区域和所述第二曝光区域重叠。
在上述方法中，所述第三曝光区域与所述第一曝光区域重叠2.5μm。
在上述方法中，所述划线区域具有1400μm的宽度。
在上述方法中，进一步包括：在暴露所述划线区域之后，从所述划线区域去除导电材料的至少部分。
在上述方法中，去除所述导电材料的所述部分去除了所有的所述导电材料。
在上述方法中，去除所述导电材料的所述部分形成所述导电材料的伪图案。
在上述方法中，去除所述导电材料的所述部分在所述导电材料与所述第一曝光区域之间的介电材料的部分内形成开口。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：利用第一光刻掩模成像中介层衬底的第一区域；利用所述第一光刻掩模成像所述中介层衬底的第二区域；利用不同于所述第一光刻掩模的第二光刻掩模成像所述中介层衬底的第三区域，其中，所述第三区域在所述第一区域和所述第二区域之间延伸并且进入所述第一区域和所述第二区域内，其中，所述第三区域包括导电材料和位于所述导电材料下面的介电材料，所述介电材料具有由所述导电材料暴露的第一部分；以及在成像所述第三区域之后，从所述第三区域去除所述导电材料的至少部分，其中，去除所述导电材料在所述介电材料的第一部分内形成开口。
在上述方法中，所述介电材料包括：第一氧化硅层；第一氮化硅层，覆盖在所述第一氧化硅层上方；以及第一氧化硅层，覆盖在所述第一氮化硅层上方。
在上述方法中，还包括：从所述中介层衬底的第二区域分割所述中介层衬底的所述第一区域，其中，在所述分割之后，所述中介层衬底延伸到第一宽度，所述第一宽度大于所述第一光刻掩模的最大曝光限制。
在上述方法中，所述第三区域延伸至所述第一区域内2.5μm的距离。
在上述方法中，还包括将第一半导体器件，第二半导体器件和第三半导体器件附接到所述中介层衬底的第一区域。
在上述方法中，还包括封装所述第一半导体器件，所述第二半导体器件和所述第三半导体器件。
在上述方法中，从所述第三区域去除所述导电材料的所述部分包括从所述第三区域去除所有的所述导电材料。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：中介层衬底；重分布层，位于所述中介层衬底上方；第一介电层，位于所述重分布层上方；第二介电层，位于所述第一介电层上方；接触焊盘，位于所述第二介电层上方；以及钝化层，位于所述接触焊盘上方，其中，所述第一介电层具有与所述第二介电层的第二侧壁对准的第一侧壁，并且其中，所述第一介电层具有与所述第二介电层的第四侧壁对准的第三侧壁，其中，所述第一侧壁与所述第二侧壁之间的距离大于曝光掩模的曝光极限。
在上述半导体器件中，所述第一介电层包括氧化硅，并且所述第二介电层包括氮化硅。
在上述半导体器件中，所述中介层衬底包括管芯附接区域，并且其中，所述第一侧壁和所述第二侧壁在俯视图中位于所述管芯附接区域的外部。
在上述半导体器件中，至少三个半导体器件附接至所述管芯附接区域内的所述中介层衬底。
在上述半导体器件中，还包括：位于与所述管芯附接区域相邻的划线区域中的伪图案，其中，所述伪图案具有第一厚度，并且所述接触焊盘中的第一个具有所述第一厚度。
在上述半导体器件中，还包括延伸穿过所述中介层衬底的衬底通孔。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
利用第一光刻掩模暴露位于中介层衬底上方的第一区域和第三区域以分别形成第一曝光区域和第三曝光区域；
利用第二光刻掩模暴露位于所述中介层衬底上方的第二区域和第四区域以形成第二曝光区域和第四曝光区域，其中，所述第一曝光区域与所述第二曝光区域在第一方向上相邻设置，所述第三曝光区域与所述第四曝光区域在所述第一方向上相邻设置；以及
利用不同于所述第一光刻掩模和所述第二光刻掩模的第三光刻掩模，暴露位于所述中介层衬底上方的划线区域，以在垂直于所述第一方向的第二方向上且在所述第一曝光区域和所述第二曝光区域的边沿与所述第三曝光区域和所述第四曝光区域的边沿之间形成第五曝光区域，其中，所述第五曝光区域与所述第一曝光区域、所述第二曝光区域、所述第三曝光区域、所述第四曝光区域均重叠。
2.根据权利要求1所述的方法，其中，所述第五曝光区域与所述第一曝光区域重叠2.5μm。
3.根据权利要求1所述的方法，其中，所述划线区域具有1400μm的宽度。
4.根据权利要求1所述的方法，进一步包括：在暴露所述划线区域之后，从所述划线区域去除导电材料的至少部分。
5.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分去除了所有的所述导电材料。
6.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分形成所述导电材料的伪图案。
7.根据权利要求4所述的方法，其中，去除所述导电材料的所述部分在所述导电材料与所述第一曝光区域之间的介电材料的部分内形成开口。
8.一种制造半导体器件的方法，所述方法包括：
利用第一光刻掩模成像中介层衬底的第一区域；
利用所述第一光刻掩模成像所述中介层衬底的第二区域；
利用不同于所述第一光刻掩模的第二光刻掩模成像所述中介层衬底的第三区域；
利用第三光刻掩模成像所述中介层衬底的第四区域和第五区域，其中，所述第一区域与所述第四区域邻接，所述第二区域与所述第五区域邻接，并且所述第三区域在所述第一区域和所述第四区域与所述第二区域和所述第五区域之间延伸并且进入所述第一区域、所述第二区域、所述第四区域和所述第五区域内，其中，所述第三区域包括导电材料和位于所述导电材料下面的介电材料，所述介电材料具有由所述导电材料暴露的第一部分；以及
在成像所述第三区域之后，从所述第三区域去除所述导电材料的至少部分，其中，去除所述导电材料在所述介电材料的第一部分内形成开口。
9.根据权利要求8所述的方法，其中，所述介电材料包括：
第一氧化硅层；
第一氮化硅层，覆盖在所述第一氧化硅层上方；以及
第二氧化硅层，覆盖在所述第一氮化硅层上方。
10.根据权利要求8所述的方法，还包括：从所述中介层衬底的第二区域分割所述中介层衬底的所述第一区域，其中，在所述分割之后，所述中介层衬底延伸到第一宽度，所述第一宽度大于所述第一光刻掩模的最大曝光限制。
11.根据权利要求8所述的方法，其中，所述第三区域延伸至所述第一区域内2.5μm的距离。
12.根据权利要求8所述的方法，还包括将第一半导体器件，第二半导体器件和第三半导体器件附接到所述中介层衬底的第一区域。
13.根据权利要求12所述的方法，还包括封装所述第一半导体器件，所述第二半导体器件和所述第三半导体器件。
14.根据权利要求8所述的方法，其中，从所述第三区域去除所述导电材料的所述部分包括从所述第三区域去除所有的所述导电材料。
15.一种半导体器件，包括：
中介层衬底，包括管芯附接区域和与所述管芯附接区域相邻的划线区域；
重分布层，位于所述中介层衬底上方；
第一介电层，位于所述重分布层上方；
第二介电层，位于所述第一介电层上方；
接触焊盘，位于所述第二介电层上方；以及
钝化层，位于所述接触焊盘上方，其中，所述第一介电层具有与所述第二介电层的第二侧壁对准的第一侧壁，并且其中，所述第一介电层具有与所述第二介电层的第四侧壁对准的第三侧壁，其中，所述中介层衬底的尺寸大于曝光掩模的曝光极限，
其中，所述管芯附接区域包括多个第一曝光区域，多个第二曝光区域，多个第三曝光区域，多个第四曝光区域，所述划线区域包括第五曝光区域，所述第一曝光区域和所述第三曝光区域在第一方向上相邻且交错布置，所述第二曝光区域和所述第四曝光区域在所述第一方向上相邻且交错布置，所述第五曝光区域在垂直于所述第一方向的第二方向上且在所述第一曝光区域和所述第三曝光区域的边沿与所述第二曝光区域和所述第四曝光区域之间形成，并且所述第五曝光区域与所述第一曝光区域、所述第二曝光区域、所述第三曝光区域和所述第四曝光区域均重叠。
16.根据权利要求15所述的半导体器件，其中，所述第一介电层包括氧化硅，并且所述第二介电层包括氮化硅。
17.根据权利要求15所述的半导体器件，其中，所述第一侧壁和所述第二侧壁在俯视图中位于所述管芯附接区域的外部。
18.根据权利要求17所述的半导体器件，其中，至少三个半导体器件附接至所述管芯附接区域内的所述中介层衬底。
19.根据权利要求15所述的半导体器件，还包括：位于所述划线区域中的伪图案，其中，所述伪图案具有第一厚度，并且所述接触焊盘中的第一个具有所述第一厚度。
20.根据权利要求15所述的半导体器件，还包括延伸穿过所述中介层衬底的衬底通孔。
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