CN109713063B - 一种三维半导体雪崩光电探测芯片及其制备方法 - Google Patents

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Abstract

本发明属于光电探测领域，公开了一种三维半导体雪崩光电探测芯片及其制备方法。该方法包括：(a)在半导体材料的P型衬底上进行N型外延或N型掺杂生成N型基体；(b)在N型基体上表面形成至少两个N型凸起，在相邻的N型凸起之间刻蚀形成沟槽，并用绝缘介质填充沟槽；(c)沉积绝缘介质层，去掉N型凸起上的绝缘介质层，对N型凸起进行P型重掺杂；(d)在预规划的电极位置刻蚀残余介质层，直至露出N型基体，在露出的N型基体处进行N型重掺杂；(e)在各P型重掺杂区和N型重掺杂区上方分别沉积并刻蚀形成金属电极。本发明的硅雪崩光电探测芯片具有三维结构，从而提高硅雪崩光电探测芯片的吸收面积和散热面积。

Description

一种三维半导体雪崩光电探测芯片及其制备方法
技术领域
本发明属于光电探测领域，更具体地，涉及一种三维硅雪崩光电探测芯片的制作方法。
背景技术
硅雪崩光电探测芯片是一种在激光通信中使用的光敏元件。其基本工作原理为：在以硅为材料制成的光电二极管的P-N结上加上反向偏压后，射入的光被P-N结吸收后会形成光电流，加大反向偏压会产生“雪崩”(即光电流成倍地激增)的现象，能够利用载流子的雪崩倍增效应来放大光电信号以提高检测的灵敏度。
硅雪崩光电探测芯片可应用在PET、激光探测、安全检测、高能物理弱光分析等众多领域，但传统硅雪崩光电探测芯片采用平面结构，限制了其吸收面积和散热面积。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种三维半导体雪崩光电探测芯片及其制备方法，其目的在于，通过将半导体表面的平面结构加工成三维结构，提高硅雪崩光电探测芯片的吸收面积和散热面积，从而提升其灵敏度、稳定性以及工作寿命。
为实现上述目的，按照本发明的一个方面，提供了一种三维半导体雪崩光电探测芯片的制备方法，包括如下步骤：
(a)在半导体材料的P型衬底上进行N型外延或N型掺杂生成N型基体；
(b)在N型基体上表面进行刻蚀或外延形成至少两个N型凸起，在相邻的N型凸起之间的N型基体表面进行刻蚀形成沟槽，并用绝缘介质填充沟槽；
(c)在N型基体上表面沉积绝缘介质层，刻蚀去掉N型凸起表面的绝缘介质层，然后对N型凸起的外表面进行P型重掺杂，P型重掺杂浓度高于N型掺杂浓度；
(d)在预规划的电极位置刻蚀残余介质层，直至露出N型基体，在露出的N型基体处进行N型重掺杂，N型重掺杂浓度高于N型掺杂浓度；
(e)在各P型重掺杂区和N型重掺杂区上方分别沉积并刻蚀形成金属电极。
进一步地，半导体材料为硅、铝稼砷或锗。
进一步地，步骤(b)的N型凸起为长方体、圆柱体、圆锥体、半球体或表面为三维曲面的凸起，硅雪崩光电探测芯片表面也可为凹陷形状。
进一步地，绝缘介质、绝缘介质层的材料为二氧化硅或氮化硅。
进一步地，若步骤(b)的绝缘介质与步骤(c)的绝缘介质层的材料相同，则步骤(b)的沟槽填充步骤与步骤(c)的绝缘介质层填充步骤可以同时或者分步进行。
进一步地，步骤(a)中N型掺杂的掺杂浓度为1×1017/cm3～8×1018/cm3；步骤(b)中N型凸起的高度为0.1μm～50μm，沟槽深度为0.1μm～10μm；步骤(c)中沉积介质层厚度为0.1μm～5μm，P型重掺杂的掺杂浓度为9×1018/cm3～1×1022/cm3；步骤(d)中N型重掺杂的掺杂浓度为9×1018/cm3～1×1022/cm3。
为实现上述目的，本发明还提供了一种三维半导体雪崩光电探测芯片的制备方法，将前述各步骤中的N型凸起替换为N型凹陷。
为实现上述目的，本发明还提供了一种三维半导体雪崩光电探测芯片的制备方法，各前述各步骤中的N型与P型区域互换。
为实现上述目的，本发明还提供了一种按照前述任意制备方法制备的三维半导体雪崩光电探测芯片。
总体而言，本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
1、本发明通过将半导体雪崩光电探测芯片表面的平面结构加工成三维结构，使得半导体雪崩光电探测芯片的上表面、侧面都可吸收光子并且产生雪崩电流，能够提高硅雪崩光电探测芯片的吸收面积和散热面积，从而提升其灵敏度、稳定性以及工作寿命。
2、本发明能够一次性制备多个PN结，在简化制备工艺的同时，获得具有更高集成性、性能更强的半导体雪崩光电探测芯片。
附图说明
图1是按照本发明的优选实施例所构建的三维半导体雪崩光电探测芯片的制备方法的流程框图；
图2是按照本发明的优选实施例所构建的三维硅雪崩光电探测芯片的制备方法的流程图；
图3是按照本发明的优选实施例所构建的三维硅雪崩光电探测芯片的结构示意图。
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：
1-P型衬底，2-N型基体，3-N型凸起，4-沟槽，5-介质层，6-P型重掺杂区，7-刻蚀裸露区，8-N型重掺杂区，9-金属电极。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1～3所示，以硅材料为例，三维硅雪崩光电探测芯片的制作方法包括下列步骤：
(a)在P型硅衬底(即P型衬底1)上进行N型外延或N型掺杂生成N型硅基体(即N型基体2)；
(b)在N型硅基体上表面进行刻蚀或外延形成至少两个N型凸起3，在相邻的N型凸起之间的N型硅基体表面进行刻蚀形成沟槽4，并用绝缘介质填充沟槽4，从而将沟槽4两侧的检测单元绝缘；
(c)在N型硅基体上表面沉积绝缘介质层5，刻蚀去掉N型凸起3表面的绝缘介质层5，然后对N型凸起3的外表面进行P型重掺杂，P型重掺杂浓度高于N型掺杂浓度；
(d)在预规划的电极位置刻蚀残余介质层5形成刻蚀裸露区7，直至露出N型硅基体，在露出的N型硅基体处进行N型重掺杂，N型重掺杂浓度高于N型掺杂浓度；
(e)在各P型重掺杂区6和N型重掺杂区8上方分别沉积并刻蚀，形成金属电极9。
按照上述方法制备的硅雪崩光电探测芯片的上表面、侧面都可吸收光子并且产生雪崩电流。硅雪崩光电探测芯片的凸起形状可为长方体、圆柱体、圆锥体、半球体、三维曲面等，硅雪崩光电探测芯片表面也可为凹陷形状。上述步骤顺序可以改变。上述步骤中，基体材料不仅仅可以采用N型硅，也可采用P型硅，如果基体材料是P型硅，则将上述步骤中的所有N型硅与P型硅互换即可。在其他实施例中，硅也可以替换为其它半导体材料，如铝稼砷、锗等。
下面结合具体的实施例对本发明进行进一步的说明。
实例1：
(a)在P型硅衬底上进行N型外延或N型掺杂生成N型硅基体对N型硅表面进行N型掺杂，掺杂浓度是2×1018/cm3；
(b)在N型硅基体上表面进行刻蚀或外延形成至少两个N型凸起3，高度为30μm，在相邻的N型凸起之间的N型硅基体表面进行刻蚀形成沟槽4，深度为5μm，并用二氧化硅填充沟槽4；
(c)在N型硅基体上表面沉积绝缘介质层5，厚度为2μm，刻蚀去掉N型凸起3表面的绝缘介质层5，然后对N型凸起3的外表面进行P型重掺杂，P型重掺杂浓度为1×1019/cm3；
(d)在预规划的电极位置刻蚀残余介质层5形成刻蚀裸露区7，直至露出N型硅基体，在露出的N型硅基体处进行N型重掺杂，N型重掺杂浓度为1×1019/cm3；
(e)在各P型重掺杂区6和N型重掺杂区8上方分别沉积并刻蚀，形成金属电极9。
实例2：
(a)在P型硅衬底上进行N型外延或N型掺杂生成N型硅基体对N型硅表面进行N型掺杂，掺杂浓度是5×1017/cm3；
(b)在N型硅基体上表面进行刻蚀或外延形成至少两个N型凸起3，高度为20μm，在相邻的N型凸起之间的N型硅基体表面进行刻蚀形成沟槽4，深度为2μm，并用二氧化硅填充沟槽4；
(c)在N型硅基体上表面沉积绝缘介质层5，厚度为0.5μm，刻蚀去掉N型凸起3表面的绝缘介质层5，然后对N型凸起3的外表面进行P型重掺杂，P型重掺杂浓度为2×1019/cm3；
(d)在预规划的电极位置刻蚀残余介质层5形成刻蚀裸露区7，直至露出N型硅基体，在露出的N型硅基体处进行N型重掺杂，N型重掺杂浓度为3×1019/cm3；
(e)在各P型重掺杂区6和N型重掺杂区8上方分别沉积并刻蚀，形成金属电极9。
实例3：
(a)在P型铝稼砷衬底上进行N型外延或N型掺杂生成N型铝稼砷基体对N型铝稼砷表面进行N型掺杂，掺杂浓度是2×1018/cm3；
(b)在N型铝稼砷基体上表面进行刻蚀或外延形成至少两个N型凸起3，高度为40μm，在相邻的N型凸起之间的N型铝稼砷基体表面进行刻蚀形成沟槽4，深度为8μm，并用二氧化铝稼砷填充沟槽4；
(c)在N型铝稼砷基体上表面沉积绝缘介质层5，厚度为3μm，刻蚀去掉N型凸起3表面的绝缘介质层5，然后对N型凸起3的外表面进行P型重掺杂，P型重掺杂浓度为9×1020/cm3；
(d)在预规划的电极位置刻蚀残余介质层5形成刻蚀裸露区7，直至露出N型铝稼砷基体，在露出的N型铝稼砷基体处进行N型重掺杂，N型重掺杂浓度为8×1020/cm3；
(e)在各P型重掺杂区6和N型重掺杂区8上方分别沉积并刻蚀，形成金属电极9。
实例4：
(a)在P型锗衬底上进行N型外延或N型掺杂生成N型锗基体对N型锗表面进行N型掺杂，掺杂浓度是7×1018/cm3；
(b)在N型锗基体上表面进行刻蚀或外延形成至少两个N型凸起3，高度为45μm，在相邻的N型凸起之间的N型锗基体表面进行刻蚀形成沟槽4，深度为10μm，并用二氧化锗填充沟槽4；
(c)在N型锗基体上表面沉积绝缘介质层5，厚度为5μm，刻蚀去掉N型凸起3表面的绝缘介质层5，然后对N型凸起3的外表面进行P型重掺杂，P型重掺杂浓度为9×1021/cm3；
(d)在预规划的电极位置刻蚀残余介质层5形成刻蚀裸露区7，直至露出N型锗基体，在露出的N型锗基体处进行N型重掺杂，N型重掺杂浓度为9×1021/cm3；
(e)在各P型重掺杂区6和N型重掺杂区8上方分别沉积并刻蚀，形成金属电极9。
实例5：
(a)在P型锗衬底上进行N型外延或N型掺杂生成N型锗基体对N型锗表面进行N型掺杂，掺杂浓度是7×1018/cm3；
(b)在N型锗基体上表面进行刻蚀或外延形成至少两个N型凹陷，深度为45μm，在相邻的N型凹陷之间的N型锗基体表面进行刻蚀形成沟槽，深度为10μm，并用二氧化锗填充沟槽；
(c)在N型锗基体上表面沉积绝缘介质层，厚度为5μm，刻蚀去掉N型凹陷表面的绝缘介质层，然后对N型凹陷的外表面进行P型重掺杂，P型重掺杂浓度为9×1021/cm3；
(d)在预规划的电极位置刻蚀残余介质层形成刻蚀裸露区，直至露出N型锗基体，在露出的N型锗基体处进行N型重掺杂，N型重掺杂浓度为9×1021/cm3；
(e)在各P型重掺杂区和N型重掺杂区上方分别沉积并刻蚀，形成金属电极。
实例6：
(a)在N型硅衬底上进行P型外延或P型掺杂生成P型硅基体对P型硅表面进行P型掺杂，掺杂浓度是9×1017/cm3；
(b)在P型硅基体上表面进行刻蚀或外延形成至少两个P型凸起，高度为10μm，在相邻的P型凸起之间的P型硅基体表面进行刻蚀形成沟槽，深度为0.2μm，并用二氧化硅填充沟槽；
(c)在P型硅基体上表面沉积绝缘介质层，厚度为4μm，刻蚀去掉P型凸起表面的绝缘介质层，然后对P型凸起的外表面进行N型重掺杂，N型重掺杂浓度为1×1022/cm3；
(d)在预规划的电极位置刻蚀残余介质层形成刻蚀裸露区，直至露出P型硅基体，在露出的P型硅基体处进行P型重掺杂，P型重掺杂浓度为1×1022/cm3；
(e)在各N型重掺杂区和P型重掺杂区上方分别沉积并刻蚀，形成金属电极。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，包括如下步骤：
(a)在半导体材料的P型衬底(1)上进行N型外延或N型掺杂生成N型基体(2)；
(b)在N型基体上表面进行刻蚀或外延形成至少两个N型凸起(3)，在相邻的N型凸起之间的N型基体表面进行刻蚀形成沟槽(4)，并用绝缘介质填充沟槽(4)；
(c)在N型基体上表面沉积绝缘介质层(5)，刻蚀去掉N型凸起表面的绝缘介质层，然后对N型凸起的外表面进行P型重掺杂，P型重掺杂浓度高于N型掺杂浓度；
(d)在预规划的电极位置刻蚀残余介质层，直至露出N型基体(2)，在露出的N型基体(2)处进行N型重掺杂，N型重掺杂浓度高于N型掺杂浓度；
(e)在各P型重掺杂区(6)和N型重掺杂区(8)上方分别沉积并刻蚀形成金属电极(9)。
2.如权利要求1所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，半导体材料为硅、铝稼砷或锗。
3.如权利要求1所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，步骤(b)的N型凸起为长方体、圆柱体、圆锥体、半球体或表面为三维曲面的凸起，硅雪崩光电探测芯片表面也可为凹陷形状。
4.如权利要求1～3任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，绝缘介质、绝缘介质层的材料为二氧化硅或氮化硅。
5.如权利要求1～3任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，若步骤(b)的绝缘介质与步骤(c)的绝缘介质层的材料相同，则步骤(b)的沟槽填充步骤与步骤(c)的绝缘介质层填充步骤可以同时或者分步进行。
6.如权利要求1～3任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，步骤(a)中N型掺杂的掺杂浓度为1×1017/cm3～8×1018/cm3；步骤(b)中N型凸起的高度为0.1μm～50μm，沟槽深度为0.1μm～10μm；步骤(c)中沉积介质层厚度为0.1μm～5μm，P型重掺杂的掺杂浓度为9×1018/cm3～1×1022/cm3；步骤(d)中N型重掺杂的掺杂浓度为9×1018/cm3～1×1022/cm3。
7.如权利要求1～3任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，将各步骤中的N型凸起替换为N型凹陷。
8.如权利要求1～3任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，各步骤中的N型与P型区域互换。
9.按照权利要求1～8任意一项所述的制备方法制备的三维半导体雪崩光电探测芯片。
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