CN109690950B

CN109690950B - 基于重新定时的时钟生成和残余边带(rsb)增强电路

Info

Publication number: CN109690950B
Application number: CN201780056118.8A
Authority: CN
Inventors: A·保尔; 庄敬承; 陈新华; R·斯里达拉
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2016-09-14
Filing date: 2017-09-13
Publication date: 2023-06-16
Anticipated expiration: 2037-09-13
Also published as: EP3513494B1; WO2018052982A3; EP3513494A2; CN109690950A; WO2018052982A2; US20180076805A1; US9973182B2

Abstract

本公开的特定方面总体涉及用于生成时钟信号的方法和装置。例如，本公开的特定方面提供了一种时钟生成电路。时钟生成电路可以包括与第二晶体管(404)级联连接的第一晶体管(402)，其中电路的输入时钟(Clk_in)节点耦合到第一和第二晶体管的栅极。时钟生成电路还可以包括分频器电路(406)，其具有耦合到输入时钟节点的输入，其中分频器电路的输出(Div_out)耦合到第二晶体管的源极，并且其中电路的输出节点(Clk_out)耦合到第一和第二晶体管的漏极。

Description

基于重新定时的时钟生成和残余边带(RSB)增强电路

相关申请的交叉引用

本专利申请要求2016年9月14日提交的申请号为15/265,217的美国专利申请的权益，该专利申请被转让给本申请的受让人，并且在此其全部内容通过引用明确地并入本文。

技术领域

本公开的特定方面总体涉及电子电路，并且更具体地，涉及一种用于生成时钟信号的电路。

背景技术

无线通信网络被广泛部署以提供各种通信服务，诸如电话、视频、数据、消息、广播等。这种网络(通常是多址接入网络)通过共享可用的网络资源来支持多个用户的通信。例如，一个网络可以是3G(第三代移动电话标准和技术)系统，其可以通过包括以下的各种3G无线电接入技术(RAT)中的任意一种提供网络服务：EVDO(演进数据优化)、lxRTT(1次无线电传输技术，或简称1x)、W-CDMA(宽带码分多址)、UMTS-TDD(通用移动电信系统-时分双工)、HSPA(高速分组接入)、GPRS(通用分组无线电服务)、或EDGE(全球演进的增强数据速率)。3G网络是广域蜂窝电话网络，其演进为除语音呼叫外还包括高速互联网接入和视频电话。此外，3G网络可以比其它网络系统建立得更多并且提供比其它网络系统更大的覆盖区域。这种多址接入网络还可以包括码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统，正交频分多址(OFDMA)系统、单载波FDMA(SC-FDMA)网络、第三代合作伙伴计划(3GPP)长期演进(LTE)网络和长期演进高级(LTE-A)网络。

无线通信网络可以包括可以支持多个移动台的通信的多个基站。移动台(MS)可以经由下行链路和上行链路与基站(BS)通信。下行链路(或前向链路)指从基站到移动站的通信链路，上行链路(或反向链路)指从移动站到基站的通信链路。基站可以在下行链路上将数据和控制信息发送到移动站和/或可以在上行链路上从移动站接收数据和控制信息。

MS和BS可以生成待用于接收和/或发送信号的一个或多个时钟信号。例如，时钟信号(例如，本地振荡信号)可以用于上变频信号以用于传输和/或下变频所接收到的信号。可以经由一个或多个混频器和分频器电路来执行这些操作。

发明内容

本公开的特定方面总体涉及生成时钟信号。

本公开的特定方面提供了一种时钟生成电路。时钟生成电路总体上包括：第一晶体管，与第二晶体管级联连接，其中电路的输入时钟节点耦合到第一和第二晶体管的栅极；以及分频器电路，具有耦合到输入时钟节点的输入，其中分频器电路的输出耦合到第二晶体管的源极，并且其中电路的输出节点耦合到第一和第二晶体管的漏极。

本公开的特定方面提供了一种用于生成差分时钟信号的电路。电路总体上包括：第一p沟道金属氧化物半导体(PMOS)晶体管，与第一n沟道金属氧化物半导体(NMOS)晶体管级联连接，其中第一PMOS晶体管的源极耦合到电压轨；以及第二PMOS晶体管，与第二NMOS晶体管级联连接，其中第二NMOS晶体管的源极耦合到参考电位，第一NMOS晶体管和第二PMOS晶体管的源极耦合至电路的差分输出节点的第一输出，第一PMOS晶体管的栅极和第二NMOS晶体管的栅极耦合到电路的差分输入的第一输入时钟节点，第一NMOS晶体管的栅极和第二PMOS晶体管的栅极耦合到差分输入的第二输入时钟节点。

本公开的特定方面提供了一种用于生成输出时钟信号的方法。方法通常包括：在第一晶体管和第二晶体管的栅极处接收输入时钟信号，其中第一和第二晶体管级联连接；划分输入时钟信号的频率以生成分频时钟信号；将分频时钟信号提供给第一晶体管的源极；以及基于输入时钟信号和分频时钟信号在第一和第二晶体管的漏极处生成输出时钟信号。

本公开的特定方面提供了一种用于生成差分时钟信号的方法，该差分时钟信号与差分输入时钟信号相比具有减小的相位延迟。方法总体包括：在与第一NMOS晶体管级联连接的第一PMOS晶体管的栅极和与第二PMOS晶体管级联连接的第二NMOS晶体管的栅极处接收差分输入时钟信号的第一输入时钟信号；在第一NMOS晶体管的栅极和第二PMOS晶体管的栅极处接收差分输入时钟信号的第二输入时钟信号；以及在第一NMOS晶体管和第二PMOS晶体管的源极处生成差分输出时钟信号的第一输出时钟信号。

附图说明

因此，可以通过参照方面获得可以详细地理解本公开的上述特征的方式、上文简要概述的更特定的描述，其中一些方面在附图中示出。然而，应该注意的是，附图仅示出了本公开的特定典型方面，因此将不被视为限制其范围，描述可以允许其它等同有效的方面。

图1是根据本公开的特定方面的示例无线通信网络的示图。

图2是根据本公开的特定方面的示例接入点(AP)和示例用户终端的框图。

图3是根据本公开的特定方面的示例收发器前端的框图。

图4示出了根据本申请的特定方面的用于生成时钟信号的示例电路。

图5是示出根据本公开的特定方面的由图4的电路生成的示例信号的曲线图。

图6A示出根据本公开的特定方面的示例残余边带(RSB)增强电路。

图6B-6D是根据本公开的特定方面的图6A的示例RSB增强电路的示例输入和输出信号的曲线图。

图7示出了根据本公开的特定方面的利用晶体管实施的图6A的示例RSB增强电路。

图8示出了根据本公开的特定方面的具有两个辅助晶体管的图6A的示例RSB增强电路。

图9示出了根据本公开的特定方面的具有四个辅助晶体管的图6A的示例RSB增强电路。

图10示出了根据本公开的特定方面的用于生成差分时钟信号的示例RSB增强电路。

图11A和11B示出了根据本公开的特定方面的使用RSB增强电路实施的示例时钟生成电路。

图12示出了根据本公开的特定方面的用于生成输出时钟信号的示例操作。

图13示出了根据本公开的特定方面的用于生成差分时钟信号的示例操作。

具体实施方式

在下文中参照附图更充分地描述本公开的各个方面。然而，本公开可以以许多不同的形式实施，并且不应该被解释为限于贯穿本公开呈现的任何特定结构或功能。相反，提供这些方面使得本公开将全面和完整，并且将本公开的范围完全传达给本领域技术人员。基于本文的教导，本领域技术人员应该理解的是，本公开的范围旨在覆盖本文公开的任何方面，无论是独立实施还是与本公开的任意其它方面组合实施。例如，可以使用本文阐述的任意数量的方面来实施装置或者可以实践方法。另外，本公开的范围旨在覆盖使用其它结构、功能或除了本文所阐述的本公开的各个方面之外的结构和功能来实践的这种装置或方法。应该理解的是，本文公开的任何方面可以通过权利要求的一个或多个要素来体现。

本文使用词语“示例性”来表示“用作示例、实例或说明”。本文描述为“示例性”的任何方面不一定被解释为比其它方面优选或有利。

如本文所使用的，动词“连接”的各种时态的术语“与......连接”可以表示元素A直接连接到元素B或者可以有其它元素连接在元素A和B之间(即，元素A与元素B间接连接)。在电气部件的情况下，本文还可以使用术语“与......连接”来表示使用导线、迹线或其它导电材料来将元件A和B(以及在其间电连接的任何部件)电连接。

本文描述的技术可以与诸如以下的各种无线技术组合使用：码分多址(CDMA)、正交频分复用(OFDM)、时分多址(TDMA)、空分多址(SDMA)、单载波频分多址(SC-FDMA)、时分同步码分多址(TD-SCDMA)等。多个用户终端可以经由不同的(1)用于CDMA的正交码信道、(2)用于TDMA的时隙、或(3)用于OFDM的子带同时发送/接收数据。CDMA系统可以实施IS-2000、IS-95、IS-856、宽带-CDMA(W-CDMA)或一些其它标准。OFDM系统可以实施电气和电子工程师协会(IEEE)802.11、IEEE 802.16、长期演进(LTE)(例如，以TDD和/或FDD模式)或一些其它标准。TDMA系统可以实施全球移动通信系统(GSM)或一些其它标准。这些各种标准在本领域中是已知的。

无线系统示例

图1示出了具有接入点110和用户终端120的无线通信系统100，本公开的各方面可以在该无线通信系统100中实践。为简单起见，图1中仅示出了一个接入点110。接入点(AP)通常是与用户终端通信的固定站，并且也可以称为基站(BS)、演进节点B(eNB)或一些其它术语。用户终端(UT)可以是固定的或移动的，并且也可以称为移动站(MS)、接入终端、用户装置(UE)、站(STA)、客户端、无线设备或一些其它术语。用户终端可以是无线设备，诸如蜂窝电话、个人数字助理(PDA)、手持设备、无线调制解调器、膝上型计算机、平板电脑、个人计算机等。

接入点110可以在任何给定时刻在下行链路和上行链路上与一个或多个用户终端120通信。下行链路(即，前向链路)是从接入点到用户终端的通信链路，上行链路(即，反向链路)是从用户终端到接入点的通信链路。用户终端还可以与另一用户终端进行点对点通信。系统控制器130耦合到接入点并为接入点提供协调和控制。

系统100采用多个发送天线和多个接收天线以用于下行链路和上行链路上的数据传输。接入点110可以配备有N_ap个天线，以实现针对下行链路传输的发送分集和/或针对上行链路传输的接收分集。一组N_u个所选用户终端120可以接收下行链路传输和发送上行链路传输。每个所选用户终端向接入点发送用户专用数据和/或从接入点接收用户专用数据。通常，每个所选用户终端可以配备有一个或多个天线(即，N_ut≥1)。N_u个所选用户终端可以具有相同或不同数量的天线。

无线系统100可以是时分双工(TDD)系统或频分双工(FDD)系统。对于TDD系统，下行链路和上行链路共享相同的频带。对于FDD系统，下行链路和上行链路使用不同的频带。系统100还可以利用单个载波或多个载波进行传输。每个用户终端120可以配备有单个天线(例如，为了降低成本)或多个天线(例如，可以支持额外成本时)。

在本公开的特定方面中，接入点110和/或用户终端120可以包括被配置为接收本地振荡(LO)信号的一个或多个混频器。在特定方面中，可以使用时钟生成和残余边带(RSB)增强电路来生成LO信号，如本文中更详细描述的。

图2示出了无线系统100中的接入点110和两个用户终端120m和120x的框图。接入点110配备有N_ap个天线224a至224ap。用户终端120m配备有N_ut,m个天线252ma至252mu，用户终端120x配备有N_ut,x个天线252xa至252xu。接入点110是针对下行链路的发送实体和针对上行链路的接收实体。每个用户终端120是针对上行链路的发送实体和针对下行链路的接收实体。如本文所使用的，“发送实体”是能够经由频率信道发送数据的独立操作的装置或设备，“接收实体”是能够经由频率信道接收数据的独立操作的装置或设备。在下文的描述中，下标“dn”表示下行链路，下标“up”表示上行链路，N_up个用户终端被选择为在上行链路上同时传输，N_dn个用户终端被选择为在下行链路上同时传输，N_up可以等于N_dn或者可以不等于N_dn，N_up和N_dn可以是静态值或者可以针对每个调度间隔而改变。可以在接入点和用户终端处使用波束控制或一些其它空间处理技术。

在上行链路上，在针对上行链路传输选择的每个用户终端120处，TX数据处理器288从数据源286接收流量数据并且从控制器280接收控制数据。TX数据处理器288基于与为用户终端选择的速率相关联的编码和调制方案来处理(例如，编码、交织和调制)用户终端的流量数据{d_up}，并且为N_ut,m个天线中的一个天线提供数据符号流{s_up}。收发器前端(TX/RX)254(也称为射频前端(RFFE))接收并处理(例如，转换为模拟、放大、滤波和上变频)相应的符号流以生成上行链路信号。例如，收发器前端254还可以经由RF开关将上行链路信号路由到N_ut,m天线中的一个天线以用于发送分集。控制器280可以控制收发器前端254内的路由。存储器282可以存储针对用户终端120的数据和程序代码，并且可以与控制器280接口连接。

可以调度N_up个用户终端120以在上行链路上同时传输。这些用户终端中的每一个在上行链路上向接入点发送其一组经处理的符号流。

在接入点110处，N_ap个天线224a至224ap从在上行链路上进行发送的全部N_up个用户终端接收上行链路信号。对于接收分集，收发器前端222可以选择从天线224中的一个天线接收的信号以进行处理。可以组合从多个天线224接收的信号以增强接收分集。接入点的收发器前端222还执行与由用户终端的收发器前端254执行的处理互补的处理，并提供经恢复的上行链路数据符号流。经恢复的上行链路数据符号流是对由用户终端发送的数据符号流{s_up}的估计。RX数据处理器242根据用于该流的速率来处理(例如，解调、解交织和解码)经恢复的上行链路数据符号流，以获得解码数据。每个用户终端的解码数据可以被提供至数据宿244以用于存储和/或控制器230以进一步处理。

接入点110的收发器前端(TX/RX)222和/或用户终端120的收发器前端254可以包括被配置为接收LO信号的一个或多个混频器。在特定方面中，可以使用时钟生成和RSB增强电路来生成LO信号，如本文更详细描述的。

在下行链路上，在接入点110处，TX数据处理器210从数据源208接收用于针对下行链路传输而调度的N_dn个用户终端的流量数据、从控制器230接收控制数据、以及可能地从调度器234接收其它数据。可以在不同的传输信道上发送各种类型的数据。TX数据处理器210基于为该用户终端选择的速率来处理(例如，编码、交织和调制)针对每个用户终端的流量数据。TX数据处理器210可以为待从N_ap个天线中的一个天线发送的N_dn个用户终端中的一个或多个提供下行链路数据符号流。收发器前端222接收并处理(例如，转换为模拟、放大、滤波和上变频)符号流以生成下行链路信号。例如，收发器前端222还可以经由RF开关将下行链路信号路由到N_ap个天线224中的一个或多个天线以用于发送分集。控制器230可以控制收发器前端222内的路由。存储器232可以存储针对接入点110的数据和程序代码，并且可以与控制器230接口连接。

在每个用户终端120处，N_ut,m个天线252从接入点110接收下行链路信号。对于用户终端120处的接收分集，收发器前端254可以选择从天线252中的一个接收到的信号以进行处理。可以组合从多个天线252接收到的信号以增强接收分集。用户终端的收发器前端254还执行与接入点的收发器前端222执行的处理互补的处理，并提供经恢复的下行链路数据符号流。RX数据处理器270处理(例如，解调、解交织和解码)经恢复的下行链路数据符号流以获得用户终端的解码数据。

本领域技术人员将认识到，本文描述的技术通常可以应用于利用任何类型的多址接入方案的系统中，诸如TDMA、SDMA、正交频分多址(OFDMA)、CDMA、SC-FDMA、TD-SCDMA及其组合。

图3是诸如图2中的收发器前端222、254的示例收发器前端300的框图，本公开的各方面可以在该示例收发器前端300中实践。收发器前端300包括用于经由一个或多个天线发送信号的发送(TX)路径302(也称为发送链)和用于经由接收天线接收信号的接收(RX)路径304(也称为接收链)。当TX路径302和RX路径304共用天线303时，路径可以经由接口306与天线连接，接口306可以包括各种合适的RF设备中的任意一种，诸如双工器(duplexer)、开关、双信器(diplexer)等。

从数模转换器(DAC)308接收同相(I)或正交(Q)基带模拟信号，TX路径302可以包括基带滤波器(BBF)310、混频器312、驱动放大器(DA)314和功率放大器(PA)316。BBF 310、混频器312和DA 314可以包括在射频集成电路(RFIC)中，而PA 316可以在RFIC外部。BBF310对从DAC 308接收的基带信号进行滤波，混频器312将经滤波的基带信号与发送LO信号混合，以将感兴趣的基带信号转换为不同的频率(例如，从基带上变频到RF)。该频率转换过程产生LO频率与感兴趣的信号的频率的和频和差频。和频和差率被称为拍频。拍频通常在RF范围内，使得由混频器312输出的信号通常是RF信号，其可以在通过天线303发送之前由DA 314和/或由PA 316放大。

RX路径304包括低噪声放大器(LNA)322、混频器324和基带滤波器(BBF)326。LNA322、混频器324和BBF 326可以包括在射频集成电路(RFIC)中，其可以是或可以不是包括TX路径分量的同一RFIC。经由天线303接收的RF信号可以由LNA 322放大，混频器324将放大的RF信号与接收LO信号混合，以将感兴趣的RF信号转换为不同的基带频率(即，下变频)。由混频器324输出的基带信号可以在通过模数转换器(ADC)328转换成用于数字信号处理的数字I或Q信号之前由BBF 326滤波。在特定方面中，可以使用时钟生成和RSB增强电路来生成由混频器312和324接收的LO信号，如本文中更详细描述的。

虽然期望LO的输出在频率方面保持稳定，但是调谐到不同频率表示使用可变频率振荡器，其涉及稳定性和可调谐性之间的折衷。现代的系统可以采用具有压控振荡器(VCO)的频率合成器来生成具有特定调谐范围的稳定的可调谐LO。因此，发送LO频率可以由TX频率合成器318生成，发送LO频率可以在与混频器312中的基带信号混合之前由放大器320缓冲或放大。类似地，接收LO频率可以由RX频率合成器330生成，接收LO频率可以在与混频器324中的RF信号混合之前由放大器332缓冲或放大。

示例时钟生成电路

可以使用具有25％占空比的时钟信号来实施分别用于接收器(RX)和发送器(TX)的混频器，诸如混频器324和混频器312。例如，时钟信号可以用作针对混频器312和324的本地振荡器(LO)信号。在一些情况下，可以生成具有25％占空比的四个非重叠时钟信号，每个信号对应于正同相(IP)信号、负同相信号(IM)，以及正正交信号(QP)和负正交信号(QM)中的一个。

在一些情况下，可以通过对基于输入差分同相和正交信号生成的分频信号执行NAND逻辑运算来生成时钟信号。然而，用于生成分频信号的分频器可能对LO相位噪声有贡献。此外，用于改善相位噪声性能的努力可能导致功耗增加。在一些情况下，用于施加NAND逻辑运算的NAND门也可能对时钟信号的相位噪声有贡献。

本公开的特定方面涉及一种时钟生成电路，其对基于重新定时的原理操作并且消除(或至少减少)来自其它级(例如，分频器电路)的相位噪声贡献。

图4示出了根据本公开的特定方面的示例时钟生成电路400。时钟生成电路400可以包括级联连接的晶体管402和404，其可以使用p沟道金属氧化物半导体(PMOS)晶体管402和n沟道金属氧化物半导体(MOS)晶体管404来实施。如图所示，晶体管402和404的栅极可以耦合到输入时钟节点410。如图所示，输入时钟节点410提供输入时钟信号(CLK_in)，其可以例如具有例如50％的占空比。基于输入时钟信号，可以在晶体管402和404的漏极处(在输出节点408处)生成输出时钟信号(CLK_out)，并且CLK_out可以具有25％的占空比。在特定方面中，晶体管402的源极可以耦合到电压轨Vdd，并且晶体管404的源极可以耦合到分频器(DIV)406的输出。在特定方面，分频器406可以被配置为将输入时钟信号的频率除以2。

图5是示出根据本公开的特定方面的时钟生成电路400的示例CLK_in信号、示例DIV_out信号和示例CLK_out信号的曲线图500。当DIV_out信号为低电平且CLK_in信号为高电平时，晶体管404导通(闭合)，并且晶体管402关断(断开)。因此，晶体管402和404的漏极处的输出节点408放电，从而降低CLK_out信号的电压。因此，CLK_out信号随着CLK_in信号上升时间被重新定时。当CLK_in变为低电平时，晶体管404关断，晶体管402导通，并且输出节点408变为高电平而与DIV_out信号的电压无关。然而，当DIV_OUT信号为高电平时，即使CLK_in变为高电平，晶体管404也不能使输出节点408放电，因为晶体管404的源极为高电平(例如，在DIV_OUT信号电压电平处)。因此，时钟生成电路400生成具有25％占空比的重新定时CLK_out信号。

用于生成CLK_out信号的时钟生成电路400消除(或至少减少)分频器406的相位噪声贡献，允许针对分频器的较低功率设计。例如，在时间502，当DIV_out信号从逻辑高电平转换为逻辑低电平时，CLK_in信号也从逻辑高电平转换为逻辑低电平，并且CLK_out信号保持为高电平。因此，DIV_out从逻辑高电平转换为逻辑低电平不影响CLK_out信号的相位噪声。此外，在时间504，当CLK_in信号从逻辑低电平转换为逻辑高电平时，DIV_out信号已经为低电平，因此，CLK_out信号的相位噪声再次不受DIV_out信号影响。因此，本公开的各个方面改善了相位噪声并降低了功耗。另外，时钟生成电路400还帮助改善残余边带(RSB)。例如，由于时钟生成电路400基于对DIV_out信号重新定时，因此来自分频器406的任何不匹配对CLK_out信号几乎没有影响或没有影响，从而改善了RSB统计上的变化。

残余边带(RSB)增强电路

本公开的特定方面总体涉及用于校正差分时钟的正信号和负信号之间的相位误差的残余边带(RSB)增强电路。例如，差分时钟可以是LO信号(或用于生成LO信号)以提供给混频器(例如，混频器312或混频器324)。正时钟信号和负时钟信号之间的任何相移可能引起同相(I)和正交(Q)时钟信号之间的相位误差，这可能使混频器输出处的RSB劣化。本公开的各方面针对差分时钟正和负信号之间的任何相位误差进行校正，以减小混频器输出处的IQ相位误差并改善RSB。

图6A示出了根据本公开的特定方面的示例RSB增强电路600。如图所示，RSB增强电路600包括在电压轨Vdd和输出节点602之间串联耦合的两个开关S1和S2以及在输出节点602和参考电位之间的两个开关S3和S4。当SI和S2闭合时，输出节点602处的信号(Clkoutp)可以从逻辑低电平转换为逻辑高电平，当S3和S4闭合时，Clkoutp可以从逻辑高电平转换为逻辑低电平。

可以基于clkinp和clkinm信号来控制开关S1、S2、S3和S4，clkinp和clkinm信号是差分输入时钟信号对的两个互补信号。当生成差分时钟信号的正时钟信号(clkoutp)时，开关S1可以被配置为当clkinm变为低电平时闭合，开关S2可以被配置为当clkinp变为高电平时闭合，开关S3可以被配置为当clkinp变为低电平时闭合，并且开关S4可以被配置成在clkinm变为高电平时闭合。以这种方式，clkoutp信号可能对之后出现的clkinp或clkinm的任何上升/下降沿敏感。

图6B是根据本公开的特定方面的RSB增强电路600的示例clkinp、clkinm和clkoutp信号的曲线图604。在该示例中，clkinm信号的下降沿和上升沿分别出现在clkinp信号的上升沿和下降沿之前。然而，clkoutp信号的上升沿和下降沿分别与clkinp信号的上升沿和下降沿对齐。

图6C是根据本公开的特定方面的RSB增强电路600的示例clkinp、clkinm和clkoutp信号的另一曲线图606。在这种情况下，clkinm信号的下降沿和上升沿分别出现在clkinp信号的上升沿和下降沿之后。然而，clkoutp信号的上升沿和下降沿分别与clkinm信号的下降沿和上升沿对齐。因此，信号clkoutp可能对clkinp和clkinm之间的任何相位延迟都不敏感，因此改善了相位误差。类似的电路可以被实施以用于生成差分输出时钟信号的负时钟信号(clkoutm)。

图6D是根据本公开的特定方面的RSB增强电路600的示例clkinp、clkinm和clkoutp信号的另一曲线图608。在这种情况下，clkinm信号的下降沿出现在clkinp信号的上升沿之前，clkinm信号的上升沿出现在clkinp信号的下降沿之后。如图所示，clkoutp信号的上升沿与clkinp信号的上升沿对齐，并且clkoutp信号的下降沿与clkinm信号的上升沿对齐。因此，RSB增强电路600还可以对可能存在于clkinp和clkinm信号中的系统占空比失真进行校正。

图7示出了根据本公开的特定方面的利用晶体管实施的示例RSB增强电路600。例如，可以使用PMOS晶体管来实施开关S1和S3，并且可以使用NMOS晶体管来实施开关S2和S4。在这种情况下，输出节点602可以仅充电到Vdd-Vth，因为开关S2利用NMOS晶体管来实施，其中Vth是该NMOS晶体管(S2)的阈值。另外，输出节点602可以仅放电到(例如，PMOS晶体管(S3)的)Vth，因为开关S3使用PMOS晶体管实施。因此，本公开的方面提供了辅助晶体管，其允许输出节点处的全电压摆动。例如，晶体管S2和S3可以被辅助以使得输出节点602可以完全放电到参考电位并且完全充电到Vdd。

图8示出了根据本公开的特定方面的具有辅助晶体管的示例RSB增强电路600。如图所示，NMOS晶体管S2可以与PMOS晶体管M5并联耦合，并且晶体管M5可以被偏置以使得晶体管M5利用NMOS晶体管S2导通。也就是说，晶体管M5可以使用用于偏置晶体管S2的偏置电压的反相来偏置(例如，经由反相器)。因此，晶体管M5辅助晶体管S2对输出节点602充电，以使得信号clkoutp可以达到(或至少接近)Vdd。另外，NMOS晶体管M6可以与PMOS晶体管S3并联耦合并且使用用于偏置晶体管S3的偏置电压的反相的偏置电压来偏置(例如，经由反相器)。晶体管M6可以辅助晶体管S3使输出节点602放电，以使得信号clkoutp放电至(或至少更接近)参考电位。

在示例差分实施方式中，clkoutp信号从逻辑低电平到逻辑高电平的转换开始于晶体管S1和S2导通，并且晶体管M5辅助将clkoutp信号拉为高电平。因此，偏置晶体管M5导通的一些延迟可能是可接受的，因为clkoutp信号从逻辑低电平到逻辑高电平的转换开始于晶体管S1和S2的偏置，其可以与clkinp和clkinm信号同步。此外，clkoutp信号从逻辑高电平到逻辑低电平的转换开始于晶体管S3和S4导通，因此，即使晶体管M6在一些延迟的情况下被偏置，clkoutp信号的转换也可以保持与clkinm和clkinp同步。

图9示出了根据本公开的特定方面的具有四个辅助晶体管的示例RSB增强电路600。为了使RSB增强电路600对称，辅助晶体管也可以与晶体管S1和S4并联耦合。例如，NMOS晶体管M7可以与PMOS晶体管S1并联耦合，并且PMOS晶体管M8可以与NMOS晶体管S4并联耦合。通过添加辅助晶体管M7和M8，对于clkinm和clkinp，输入负载电容可以相同(或接近相同)。

当clkinp边沿比clkinm边沿晚并且当clkinm边沿比clkinp边沿晚时，添加晶体管M7和M8可以使clkoutp转换几乎相等。当RSB增强电路600对占空比失真进行校正时，这可能是特别有益的。

图10示出了根据本公开的特定方面的用于生成差分输出时钟信号的示例差分RSB增强电路1000。如图所示，示例RSB增强电路600被实施用于从差分输入时钟信号clkinp和clkinm生成clkoutp和clkoutm信号。差分输入信号clkinp和clkinm分别被提供在输入时钟节点1008和1010处。RSB增强电路1000还包括反相器1002和1004以用于为辅助晶体管M5-M8生成偏置电压。如图所示，可以类似于RSB增强电路600的示例RSB增强电路1006可以被实施用于生成clkoutm信号。

图11A和11B示出了根据本公开的特定方面的分别使用RSB增强电路1106和1108实施的示例时钟生成电路1102和1104。时钟生成电路1102和1104对应于时钟生成电路400，但是具有由相应的RSB增强电路1106和1108驱动的晶体管402和404的栅极。RSB增强电路1106和1108可以使用参照图6A-图10描述的示例RSB增强电路来实施。

时钟生成电路1102可以被配置为从clkinp信号生成clkoutp信号。在这种情况下，RSB增强电路1106可以对应于由反相器1002和1004驱动的RSB增强电路600。时钟生成电路1104可以被配置为基于clkinm信号生成clkoutm信号。在这种情况下，RSB增强电路1108可以对应于由反相器1002和1004驱动的RSB增强电路1006。

图12是根据本公开的特定方面的用于生成输出时钟信号的示例操作1200的流程图。操作1200可以由诸如图4和图6A-图11的电路等的电路执行。

在框1202处，操作1200可以通过在第一晶体管(例如，晶体管402)和第二晶体管(例如，晶体管404，其中第一和第二晶体管级联连接)的栅极处接收输入时钟信号而开始。在框1204处，电路可以(例如，经由分频器406)划分输入时钟信号的频率以生成分频时钟信号，并且在1206处，将分频时钟信号提供给第一晶体管的源极。在1208处，电路可以基于输入时钟信号和分频时钟信号在第一和第二晶体管的漏极处生成输出时钟信号(例如，图4中的Clk_out)。

在特定方面中，分频时钟信号的频率是输入时钟信号的频率的一半。在特定方面中，输出时钟信号具有百分之二十五的占空比。在一些情况下，输出时钟信号具有与输入时钟信号不同的占空比。

在特定方面中，操作1200可以进一步包括增强输入时钟信号的残余边带，其中接收包括在第一晶体管和第二晶体管的栅极处接收具有增强的残余边带的输入时钟信号。在特定方面中，增强输入时钟信号的残余边带包括在与第一n沟道金属氧化物半导体(NMOS)晶体管(图7的晶体管S2)级联连接的第一p沟道金属氧化物半导体(PMOS)晶体管(例如，图7的晶体管S1)的栅极处和与第二PMOS晶体管(例如，图7的晶体管S3)级联连接的第二NMOS晶体管(例如，图7的晶体管S4)的栅极处接收差分输入时钟信号的输入时钟信号。在特定方面中，操作1200还包括在第一NMOS晶体管的栅极处和第二PMOS晶体管的栅极处接收差分输入时钟信号的另一输入时钟信号，并且在第一NMOS晶体管和第二PMOS晶体管的源极处生成具有增强的残余边带的输入时钟信号。

在特定方面中，操作1200还包括将输入时钟信号反相并将反相的输入时钟信号提供给与第一PMOS晶体管并联耦合的第三NMOS晶体管的栅极和与第二NMOS晶体管并联耦合的第三PMOS晶体管的栅极。在特定方面中，第二输入时钟信号可以被反相，反相的第二输入时钟信号可以被提供给与第一NMOS晶体管并联耦合的第四PMOS晶体管的栅极和与第二PMOS晶体管并联耦合的第四NMOS晶体管的栅极。

图13是根据本公开的特定方面的用于生成与差分输入时钟信号相比具有减小的相位延迟的差分输出时钟信号的示例操作1300的流程图。操作1300可以由诸如图6A-图10的电路等的电路执行。

操作1300可以在框1302处通过在与第一n沟道金属氧化物半导体(NMOS)晶体管级联连接的第一p沟道金属氧化物半导体(PMOS)晶体管的栅极处和与第二PMOS晶体管级联连接的第二NMOS晶体管的栅极处接收差分输入时钟信号的第一输入时钟信号(例如，clkinm)而开始，并且在1304处，在第一NMOS晶体管的栅极处和第二PMOS晶体管的栅极处接收差分输入时钟信号的第二输入时钟信号(例如，clkinp)。在1306处，可以在第一NMOS晶体管和第二PMOS晶体管的源极处生成差分输出时钟信号的第一输出时钟信号(例如，clkoutp)。在特定方面中，操作1300还可以包括在第一PMOS晶体管的源极处接收供电电压并且在第二NMOS晶体管的源极处接收参考电位。

在特定方面中，操作1300还包括将第一输入时钟信号反相，将反相的第一输入时钟信号提供给与第一PMOS晶体管并联耦合的第三NMOS晶体管(例如晶体管M7)的栅极和与第二NMOS晶体管并联耦合的第三PMOS晶体管(例如，晶体管M8)的栅极。在一些情况下，第二输入时钟信号可以被反相，并且反相的第二输入时钟信号可以被提供给与第一NMOS晶体管并联耦合的第四PMOS晶体管的栅极和与第二PMOS晶体管并联耦合的第四NMOS晶体管的栅极。

在特定方面中，操作1300还包括在第三PMOS晶体管的栅极处和第四NMOS晶体管的栅极处接收差分输入时钟信号的第二输入时钟信号，并且在第三NMOS晶体管的栅极处和第四PMOS晶体管的栅极处接收差分输入时钟信号的第一输入时钟信号。在这种情况下，可以在第三NMOS晶体管和第四PMOS晶体管的源极处生成差分输出信号的第二输出时钟信号。在特定方面中，可以在第三PMOS晶体管的源极处接收供电电压，并且可以在第四NMOS晶体管的源极处接收参考电位。

在特定方面中，操作1300还包括将第一输入时钟信号反相，将反相的输入时钟信号提供给与第一PMOS晶体管并联耦合的第五NMOS晶体管的栅极和与第二NMOS晶体管并联耦合的第五PMOS晶体管的栅极。在一些情况下，第二输入时钟信号可以被反相，并且反相的第二输入时钟信号可以被提供给与第一NMOS晶体管并联耦合的第六PMOS晶体管的栅极和与第二PMOS晶体管并联耦合的第六NMOS晶体管的栅极。在一些情况下，操作1300还包括将反相的第二输入时钟信号提供给与第三PMOS晶体管并联耦合的第七NMOS晶体管的栅极和与第四NMOS晶体管并联耦合的第七PMOS晶体管的栅极。在这种情况下，反相的第一输入时钟信号可以被提供给与第三NMOS晶体管并联耦合的第八PMOS晶体管的栅极和与第四PMOS晶体管并联耦合的第八NMOS晶体管的栅极。

上述方法的各个操作可以由能够执行相应功能的任何合适的设备执行。该设备可以包括各种硬件和/或软件组件和/或模块，包括但不限于电路、专用集成电路(ASIC)或处理器。通常，在具有图中所示的操作的情况下，那些操作可以具有带有相似编号的相应的对应设备-加-功能组件。

例如，用于发送的设备可以包括发送器(例如，图2中描绘的用户终端120的收发器前端254，图2中所示的接入点110的收发器前端222，或图3中示出的收发器前端300)和/或天线(例如，图2中描绘的用户终端120m的天线252ma至252mu，图2中示出的接入点110的天线224a至224ap，或图3中描绘的收发器前端300的天线303。用于接收的设备可以包括接收器(例如，图2中描绘的用户终端120的收发器前端254，图2中示出的接入点110的收发器前端222，或图3中示出的收发器前端300)和/或天线(例如，图2中描绘的用户终端120m的天线252ma至252mu，图2中示出的接入点110的天线224a至224ap，或图3中描绘的收发器前端300的天线303)。用于处理的设备、用于确定的设备和用于操作的设备可以包括处理系统，该处理系统可以包括图2中示出的接入点110的一个或多个处理器(例如，TX数据处理器210、RX数据处理器242和/或控制器230，或图2中示出的用户终端120的RX数据处理器270、TX数据处理器288和/或控制器280)。用于接收的设备、用于提供的设备和/或用于生成的设备可以包括晶体管(例如，图4的晶体管402和404)或电源(例如，用于生成电压轨Vdd的电源)。用于划分的设备可以包括分频器(例如，分频器406)。用于反相的设备可以包括反相器(例如，反相器1002或反相器1004)。

如本文所使用的，术语“确定”包括各种动作。例如，“确定”可以包括计算、运算、处理、导出、调查、查找(例如，查找表格、数据库或另一数据结构)、查明等。并且，“确定”可以包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)等。并且，“确定”可以包括解析、选择、挑选、建立等。

如本文所使用的，指代项目列表中的“至少一个”的短语指那些项目的任意组合，包括单个构件。作为示例，“a、b或c中的至少一个”旨在覆盖：a、b、c、a-b、a-c、b-c和a-b-c，以及与相同元素的倍数的任意组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c或a、b和c的任意其它排序)。

结合本公开所描述的各种说明性逻辑块、模块和电路可以利用通用处理器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)或其它可编程逻辑设备(PLD)、离散门或晶体管逻辑、分散硬件组件或被设计以执行本文描述的功能的其任意组合来实施或执行。通用处理器可以是微处理器，但是可选地，处理器可以是任何商用处理器、控制器、微控制器或状态机。处理器还可以实施为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、结合DSP内核的一个或多个微处理器、或任意其它这样的配置。

本文公开的方法包括用于实现描述的方法的一个或多个步骤或动作。在不脱离权利要求的范围的情况下，方法步骤和/或动作可以彼此互换。换言之，除非指定特定的步骤或动作顺序，否则可以在不脱离权利要求的范围的情况下修改特定步骤和/或动作的顺序和/或使用。

描述的功能可以以硬件、软件、固件或其任意组合来实施。如果以硬件实施，则示例硬件配置可以包括无线节点中的处理系统。处理系统可以利用总线架构实施。总线可以包括取决于处理系统的具体应用和总体设计约束的任意数量的互连总线和桥。总线可以将包括处理器、机器可读介质和总线接口的各种电路链接在一起。总线接口可以用于经由总线将网络适配器等连接到处理系统。网络适配器可以被用于实施物理(PHY)层的信号处理功能。在用户终端的情况下，用户接口(例如键盘、显示器、鼠标、操纵杆等)也可以连接到总线。总线还可以链接各种其它电路，诸如定时源、外围设备、电压调节器、电源管理电路等，这些是本领域公知的，因此将不再进一步描述。

处理系统可以被配置为通用处理系统，其具有提供处理器功能的一个或多个微处理器和提供机器可读介质的至少一部分的外部存储器，所有这些通过外部总线架构与其它支持电路链接在一起。可选地，处理系统可以利用ASIC实施，其具有处理器、总线接口、用户接口(在接入终端的情况下)、支持电路、以及集成到单个芯片中的机器可读介质的至少一部分，或者具有一个或多个FPGA、PLD、控制器、状态机、门控逻辑、分散硬件组件或可以执行整个本公开描述的各种功能的任意其它合适的电路。本领域技术人员将认识到，根据特定应用和施加于整个系统的总体设计约束，如何最好地为处理系统实施描述的功能。

将理解的是，权利要求不限于上文说明的精确配置和组件。在不脱离权利要求的范围的情况下，可以对上述方法和装置的布置、操作和细节进行各种修改、改变和变型。

Claims

1.一种时钟生成电路，包括：

第一晶体管，耦合到第二晶体管，其中所述电路的输入时钟节点耦合到所述第一晶体管和所述第二晶体管的栅极；以及

分频器电路，具有耦合到所述输入时钟节点的输入，其中所述分频器电路的输出耦合到所述第二晶体管的源极，并且其中所述时钟生成电路的输出节点耦合到所述第一晶体管和所述第二晶体管的漏极。

2.根据权利要求1所述的时钟生成电路，其中所述分频器电路被配置为：

基于所述输入时钟节点处的信号生成分频时钟信号；以及

将所述分频时钟信号提供给所述第二晶体管的源极，其中所述分频时钟信号的频率比所述输入时钟节点处的信号的频率低。

3.根据权利要求1所述的时钟生成电路，其中所述分频器电路包括二分频(DIV2)分频器电路。

4.根据权利要求1所述的时钟生成电路，进一步包括残余边带(RSB)增强电路，所述残余边带增强电路具有耦合到所述输入时钟节点的输入，其中所述RSB增强电路的输出耦合到所述第一晶体管和所述第二晶体管的栅极。

5.根据权利要求4所述的时钟生成电路，其中所述RSB增强电路包括：

第一p沟道金属氧化物半导体(PMOS)晶体管，耦合到第一n沟道金属氧化物半导体(NMOS)晶体管，其中所述第一PMOS晶体管的源极耦合到电压轨；以及

第二PMOS晶体管，耦合到第二NMOS晶体管，其中：

所述第二NMOS晶体管的源极耦合到参考电位；

所述第一NMOS晶体管和所述第二PMOS晶体管的源极耦合到所述RSB增强电路的输出；

所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极耦合到差分时钟输入的所述输入时钟节点；并且

所述第一NMOS晶体管的栅极和所述第二PMOS晶体管的栅极耦合到所述差分时钟输入的另一输入时钟节点。

6.根据权利要求5所述的时钟生成电路，进一步包括：

第三NMOS晶体管，与所述第一PMOS晶体管并联耦合；

第三PMOS晶体管，与所述第一NMOS晶体管并联耦合；

第四NMOS晶体管，与所述第二PMOS晶体管并联耦合；

第四PMOS晶体管，与所述第二NMOS晶体管并联耦合；

第一反相器，具有耦合到所述输入时钟节点的输入，其中所述第三NMOS晶体管和所述第四PMOS晶体管的栅极由所述第一反相器的输出信号驱动；以及

第二反相器，具有耦合到所述另一输入时钟节点的输入，其中所述第三PMOS晶体管和所述第四NMOS晶体管的栅极由所述第二反相器的输出信号驱动。

7.一种用于生成输出时钟信号的方法，包括：

在第一晶体管和第二晶体管的栅极处接收输入时钟信号，其中所述第一晶体管耦合到所述第二晶体管；

划分所述输入时钟信号的频率以生成分频时钟信号；

将所述分频时钟信号提供给所述第二晶体管的源极；以及

基于所述输入时钟信号和所述分频时钟信号在所述第一晶体管和所述第二晶体管的漏极处生成所述输出时钟信号。

8.根据权利要求7所述的方法，其中所述分频时钟信号的频率是所述输入时钟信号的频率的一半。

9.根据权利要求7所述的方法，其中所述输出时钟信号具有百分之二十五的占空比。

10.根据权利要求7所述的方法，其中所述输出时钟信号具有与所述输入时钟信号不同的占空比。

11.根据权利要求7所述的方法，进一步包括：增强所述输入时钟信号的残余边带，其中所述接收包括：在所述第一晶体管和所述第二晶体管的栅极处接收具有增强的残余边带的所述输入时钟信号。

12.根据权利要求11所述的方法，其中增强所述输入时钟信号的所述残余边带包括：

在耦合到第一n沟道金属氧化物半导体(NMOS)晶体管的第一p沟道金属氧化物半导体(PMOS)晶体管的栅极处和耦合到第二PMOS晶体管的第二NMOS晶体管的栅极处接收差分输入时钟信号的所述输入时钟信号；

在所述第一NMOS晶体管的栅极处和所述第二PMOS晶体管的栅极处接收所述差分输入时钟信号的另一输入时钟信号；以及

在所述第一NMOS晶体管和所述第二PMOS晶体管的源极处生成具有增强的残余边带的所述输入时钟信号。

13.根据权利要求12所述的方法，进一步包括：

将所述输入时钟信号反相；

将反相的输入时钟信号提供给与所述第一PMOS晶体管并联耦合的第三NMOS晶体管的栅极和与所述第二NMOS晶体管并联耦合的第三PMOS晶体管的栅极；

将所述另一输入时钟信号反相；以及

将反相的所述另一输入时钟信号提供给与所述第一NMOS晶体管并联耦合的第四PMOS晶体管的栅极和与所述第二PMOS晶体管并联耦合的第四NMOS晶体管的栅极。