CN109686718B - 封装结构 - Google Patents

封装结构 Download PDF

Info

Publication number
CN109686718B
CN109686718B CN201910066885.8A CN201910066885A CN109686718B CN 109686718 B CN109686718 B CN 109686718B CN 201910066885 A CN201910066885 A CN 201910066885A CN 109686718 B CN109686718 B CN 109686718B
Authority
CN
China
Prior art keywords
lead
chip
magnetic field
tray
wire tray
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910066885.8A
Other languages
English (en)
Other versions
CN109686718A (zh
Inventor
钟小军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Xinggan Semiconductor Co ltd
Original Assignee
Shanghai Xinggan Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Xinggan Semiconductor Co ltd filed Critical Shanghai Xinggan Semiconductor Co ltd
Priority to CN201910066885.8A priority Critical patent/CN109686718B/zh
Publication of CN109686718A publication Critical patent/CN109686718A/zh
Application granted granted Critical
Publication of CN109686718B publication Critical patent/CN109686718B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4811—Connecting to a bonding area of the semiconductor or solid-state body located at the far end of the body with respect to the bonding area outside the semiconductor or solid-state body

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

该发明涉及一种封装结构，包括引线框架和封装外壳，且所述引线框架用于安装芯片，且所述引线框架具有导线托盘；所述封装外壳用于封装所述引线框架，且所述封装外壳的底面设置有多个镂空部，所述导线托盘外露于多个镂空部，形成多个导线托盘外露区域；各导线托盘外露区域之间被封装外壳隔离，以避免焊接所述导线托盘外露区域时焊锡对其他导线托盘外露区域的渗透。上述封装结构将引线框架的底端托盘设计成带有弧形部分的导线托盘，不仅可以托住的芯片，还可以由导线托盘的弧形部分产生非均匀强磁场，为需要辅助磁场的传感器的芯片提供辅助磁场。

Description

封装结构
技术领域
本发明涉及芯片生产领域，涉及一种封装结构。
背景技术
半导体集成电路产业已经历了快速成长。集成电路材料与设计的技术进步，产生了一代又一代的集成电路。每一代的集成电路均比前一代具有更小且更复杂的电路，然而这些进产亦增加了集成电路工艺的复杂度。
在集成电路的革新中，功能密度，即每单位面积的内连线装置数，逐渐增加，而几何尺寸，如工艺所能形成的最小构件或线路，也随之缩小，集成电路的封装也逐渐被重视起来，占据了越来越大的研发比重。
在现有技术中，在对芯片进行封装时，通常会通过设置在封装内的基岛来放置芯片。在使用基岛放置芯片时，基岛只能用于承托芯片，而不能提供其他的功能，在功能集成度极高的当下，只能用来作为承托芯片的装置的基岛已经不再适用。
发明内容
本发明的目的在于提供一种封装结构，增加芯片封装的功能，提高芯片的功能集成度。
为了解决上述问题，以下提供了一种封装结构，包括引线框架和封装外壳，且所述引线框架用于安装芯片，且所述引线框架具有导线托盘；所述封装外壳用于封装所述引线框架，且所述封装外壳的底面设置有多个镂空部，所述导线托盘外露于多个镂空部，形成多个导线托盘外露区域；各导线托盘外露区域之间被封装外壳隔离，以避免焊接所述导线托盘外露区域时焊锡对其他导线托盘外露区域的渗透；各导线托盘外露区域在封装壳体内部连接为一体，当所述导线托盘作为采样电阻使用时，其中两个导线托盘外露区域分别作为电流的输入端和输出端，不同的两个导线托盘外露区域之间具有不同的采样电阻值。
可选的，所述导线托盘包括可产生非均匀强磁场的弧形部分。
可选的，所述导线托盘通过所述弧形部分安装芯片，且所述芯片为磁敏芯片，且所述磁敏芯片的磁敏部分设置于所述弧形部分产生的非均匀强磁场的磁场密集处。
可选的，所述弧形部分产生的非均匀磁场的磁场密集处设置有粘胶。
可选的，所述弧形部分包括U型口，且所述U型口的内侧为产生的非均匀强磁场的磁场密集处。
可选的，所述U型口的内侧设置有粘胶。
可选的，所述导线托盘外露区域的数目为七个以内。
可选的，所述引线框架包括环绕所述弧形部分设置的引脚部分，所述引脚部分通过引线连连接到所述芯片的外接点。
可选的，所述封装外壳包括塑封料封装外壳。
上述封装结构由于封装外壳的底面设置有多个被封装外壳分隔开来的导线托盘外露区域，因此能通过对焊接至PCB板的导线托盘外露区域的控制，实现对封装结构的散热能力的控制，还能够任选两导线托盘外露区域作为电流的输入端和输出端，以作为电流导线，进行电流的传输或电流、功率的采样。由于各个导线托盘外露区域被封装外壳所隔离，焊锡不会在各个导线托盘外露区域之间发生渗漏，因此，在任选两导线托盘外露区域作为电流的输入端和输出端时，能够为流经两导线托盘外露区域之间的导线托盘的电流提供准确的阻值，在使用导线托盘外露区域进行电流或功率的采样时，采样结果更加准确。
更进一步的，由于所述导线托盘包括可产生非均匀强磁场的弧形部分，因此所述导线托盘不仅可以托住的芯片，还可以产生非均匀强磁场，来封装需要辅助磁场的磁敏芯片。通过将芯片的磁敏部分设置于弧形部分产生的非均匀强磁场的磁场密集处，来提高所述磁敏芯片中的辅助磁场强度。
更进一步的，使用引线连接安装到所述封装结构中的芯片的外接点和引脚部分，简单灵活，且进行焊接质量检查的难度低。由于引脚部分环绕导线托盘的弧形部分设置，芯片外接点与引脚之间的距离短，连接两者的引线也短，不易发生塌丝短路，提高了封装芯片的可靠性。
附图说明
图1为本发明的一种具体实施方式中的封装结构的底视示意图。
图2为本发明的一种具体实施方式中的封装结构封装有芯片时的剖面示意图。
图3为本发明的一种具体实施方式中的封装结构的俯视示意图。
图4为本发明的另一种具体实施方式中的封装结构安装有芯片时的剖面示意图。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种封装结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。
请参阅图1为本发明的一种具体实施方式中的封装结构的底视示意图，包括封装外壳100和设置于封装外壳100底部上的多个镂空部。所述封装外壳100用于封装引线框架106。所述导线托盘外露于多个镂空部，构成多个导线托盘外露区域。各个导线托盘外露区域被封装外壳彼此隔离，以避免焊接导线托盘外露区域时焊锡对其他导线托盘外露区域的渗透。各导线托盘外露区域在封装壳体内部连接为一体。在其它的具体实施方式中，可以根据需要以及导线托盘的形状，设置不同数目以及排布方式的镂空部。
在一种具体实施方式中，该种封装结构可应用到表面贴装型封装中，如QFN(QuadFlat No-lead，方形扁平无管脚)封装结构。当将所述封装结构应用到表面贴装型封装结构中时，可以通过选择所述封装结构被焊接至PCB板的导线托盘外露区域的个数，来控制封装结构的散热能力。
在该具体实施方式中，所述镂空部的数目为七个以内。例如，继续参阅图1，所述镂空部的数目为5个，包括第一镂空部101至第五镂空部105。导线托盘外露于第一镂空部101至第五镂空部105，形成五个导线托盘外露区域。导线托盘外露区域可以用于实现散热，以及选择任意两个导线托盘外露区域作为电流的输入端和输出端，将导线托盘作为电流导线使用。
具体的，若所述封装结构为表面贴装型封装结构，则通过导线托盘外露区域实现散热时，可以通过控制导线托盘外露区域被焊接至PCB板的个数，对所述封装结构的散热能力进行控制。所述封装结构所需散热能力越大，焊接至所述PCB板的导线托盘外露区域的个数应当越多。例如，第一镂空部101至第五镂空部105外露的导线托盘全部被焊接至所述PCB板时，所述封装结构的散热能力最强，可应用于该封装结构内封装的芯片被通入大电流的情况下。
由于具有导线托盘外露区域，还可以任选两个导线托盘外露区域，作为电流的输入端和输出端，用于传输电流。由于各个导线托盘外露区域之间相互隔离，将焊锡点到任意一个导线托盘外露区域时，不会渗透到其他导线托盘外露区域，因而不会造成任意两导线托盘外露区域之间的导线托盘的阻值发生变化，任意两个导线托盘外露区域之间的导线托盘的阻值是确定的，因此，在将导线托盘作为电流导线使用时，还可根据各个导线托盘外露区域之间的导线托盘的固定阻值，来实现电流采样功能、功率采样功能等。
例如，选用外露于第一镂空部101和第五镂空部105的第一导线托盘外露区域和第五导线托盘外露区域作为电流的输入端和输出端，对电流进行采样时，由于封装外壳100对各个镂空部之间的隔离，因此在将导线或PCB板上的焊点焊接到第一导线托盘外露区域和第五导线托盘外露区域时，焊锡不会溢出到第一导线托盘外露区域和第五导线托盘外露区域外，造成所述第一导线托盘外露区域和第五导线托盘外露区域与其他的导线托盘外露区域黏连，对第一导线托盘外露区域和第五导线托盘外露区域之间的导线托盘的阻值造成影响。
在该具体实施方式中，当流经导线托盘的电流在预设电流范围内时，在焊接相应的导线托盘时，应当将焊锡点在相应的导线托盘，即第一导线托盘外露区域和第五导线托盘外露区域的最外侧区域，以减弱焊锡被点在导线托盘的中间区域时，对第一导线托盘外露区域和第五导线托盘外露区域之间的导线托盘的阻值的影响。
当流经该导线托盘的电流在预设电流范围外时，由于电流过大，无论将焊锡点在导线托盘外露区域的何处，都会对相应导线托盘外露区域之间的阻值造成影响，因此，此时可以将焊锡点在第一导线托盘外露区域和第五导线托盘外露区域的外侧区域和中间段区域，同时通过对采样到的电流值或功率值等进行一致性调整，来消除焊锡对最终采样结果的影响。
请参阅图2为本发明的一种具体实施方式中的封装结构封装有芯片时的剖面示意图，所述封装结构包括引线框架217和封装外壳200。所述引线框架217用于安装芯片214，包括导线托盘216以及管脚201至212。在一种具体实施方式中，所述芯片214上包括5个外接点，分别为FAULT外接点218、GND外接点219、TEST外接点220、VOUT外接点221和VDD外接点222。芯片的外接点与管脚之间通过引线215相连接。
在图2所示的具体实施方式中，FAULT外接点218连接到第六管脚206，用户可通过第六管脚206获取芯片的Vfault电压，且用户获取到的Vfault电压的范围为2.7V到36V。GND外接点219连接到第五管脚205，且第五管脚应当接地使芯片214的GND外接点219接地。VOUT外接点221连接到第十一管脚211，用户可通过所述第十一管脚211获取导线托盘采样到的电流的正比输出。VDD外接点222连接到第十二管脚212，用户可通过第十二管脚212向所述VDD外接点222输入VDD电压，且VDD电压的范围应当在2.7V到36V以内。
在其他的具体实施方式中，安装到所述封装结构中的芯片214还可能包括其他外接点，并不以上述外接点218至222为限制。此时，芯片214的外接点与引线框架217的管脚之间的连接关系需根据实际情况进行布设。
继续参阅图2，当选用外露于第一镂空部101和第五镂空部105的第一导线托盘外露区域和第五导线托盘外露区域作为电流的输入端和输出端传输电流时，由于第一管脚201和第二管脚202连接第一导线托盘外露区域，在所述芯片封装到所述封装结构后，可以选用所述第一管脚201和第二管脚202作为电流的输入端或输出端。由于第三管脚203和第四管脚204连接第五导线托盘外露区域，在所述芯片封装到所述封装结构后，可以选用第三管脚203和第四管脚204作为电流的输出端或输入端。
在一种具体实施方式中，还可通过运算放大器对导线托盘的采样结果进行放大，使得获取到的采样结果更易观察到。
在一种具体实施方式中，所述芯片214设置有运算放大器，因此，用户可以通过所述芯片214内置的运算放大器对导线托盘的采样结果进行放大，使采样结果更易观察到。需要注意到的是，由于所述运算放大器的输出信号可以是输入信号加、减或微分、积分等数学运算的结果，因此，在实际的使用过程中，需要根据所述运算放大器的输出信号与输入信号的关系，对采样结果进行判断。
在一种具体实施方式中，第一管脚201和第二管脚202作为电流的输入端，连接至运算放大器的正输入端，第三管脚203和第四管脚204作为电流的输出端，连接至运算放大器的负输入端。运算放大器对采用导线托盘的采样结果进行了放大，使采样结果更易观察到。
在一种具体实施方式中，当芯片214的运算放大器的正负输入端连接到了所述封装结构的某管脚时，可通过将管脚201至204连接至相应管脚，实现管脚201至204与运算放大器之间的连接。
在一种具体实施方式中，芯片214的运算放大器的负输入端连接到了所述封装结构的第七管脚207，所述第三管脚203和第四管脚204作为电流的输出端连接到所述第七管脚207，从而连接到运算放大器的负输入端。芯片214的运算放大器的正输入端连接到了所述封装结构的第八管脚208，所述第一管脚201和第二管脚202作为电流的输入端连接到所述第八管脚208，从而连接到运算放大器的正输入端。
进一步的，当需要对输入到运算放大器的信号进行滤波以获取到更准确的采样结果时，可在相应信号输入到所述运算放大器的正负输入端之前通过滤波器对相应信号进行滤波。在一种具体实施方式中，滤波器包括RC滤波器和LC滤波器，在实际使用过程中，可根据实际需要对滤波器进行选择。
继续参阅图2，所述导线托盘216设置有可用于产生非均匀强磁场的弧形部分213，芯片214安装在引线框架217的导线托盘216上。在一种具体实施方式中，所述芯片214为磁敏芯片，所述芯片214的磁敏部分设置于导线托盘216的弧形部分213处，由所述导线托盘216的弧形部分213为磁敏部分提供磁场，从而实现相应的功能。
在一种具体实施方式中，所述磁敏部分被弧形部分213流经电流时产生的非均匀强磁场的磁场密集处穿过。在一种具体实施方式中，所述磁敏芯片为包含霍尔传感器的芯片214，用于进行电流的检测，因此当所述磁敏部分被非均匀强磁场的磁场密集处穿过时，能够获得较高的电流检测灵敏度。在一种具体实施方式中，所述磁敏芯片也可以为具有其他磁敏元件的芯片214。
在一种具体实施方式中，由于流经弧形部分213处的电流发生弧形偏转，弧形部分213内侧的磁场分布密集。因此，所述芯片214的磁敏部分设置于弧形部分213内侧的非均匀强磁场的磁场密集处时，是设置到弧形部分213内侧。
例如，弧形部分213包括U型口，流经U型口的电流发生U型偏转，U型口内侧对应为流经U型口的电流所产生的磁场的磁场密集处，因此，所述芯片214的磁敏部分设置于U型口内侧以获取辅助磁场、提高芯片214的灵敏度。实际上，所述弧形部分213还课包括半圆形，四分之三圆形等，只要可以产生非均匀强磁场即可，并不以上述U型口为限制。
在一种具体实施方式中，可通过设置在所述弧形部分213产生的非均匀强磁场的磁场密集处，即所述弧形部分213内侧的粘胶，以保持所述芯片214的磁敏部分被磁场密集处穿过的状态。
在另一种具体实施方式中，粘胶也可以设置在所述导线托盘216的其他位置，使芯片214的打线焊盘在所述导线托盘216上被托住、芯片214底部不悬空，防止打线重力把芯片214打裂。需要保证的是，设置在其他位置的粘胶也需要能够使芯片214的磁敏部分被导线托盘216产生的非均匀强磁场的磁场密集处穿过。
在一种具体实施方式中，所述封装外壳200为塑封料封装外壳。在另一种具体实施方式中，所述封装外壳200为环氧树脂封装外壳。在实际的使用过程中，用户可根据需要对封装外壳的材料进行选取，并不以上述塑封料封装外壳和环氧树脂封装外壳为限制。
请参阅图3为本具体实施方式所述封装结构的俯视示意图，所述封装结构的封装外壳300的顶面设置有一位置标记点301，以标记被封装的芯片的相应管脚位置。在一种具体实施方式中，用户在使用过程中，可以通过该位置标记点301获知第一管脚的位置，或获知所述芯片的安装方向。
请参阅图4，为本发明的另一种具体实施方式中的封装结构安装有芯片时的剖面示意图。在该具体实施方式中，所述引线框架还包括环绕所述弧形部分401设置的引脚部分402，所述引脚部分402通过引线403连接到所述芯片的外接点。
使用引线403连接安装到所述封装结构中的芯片的外接点和引脚部分402，简单灵活，且进行焊接质量检查的难度低。由于引脚部分402环绕导线托盘的弧形部分401设置，芯片外接点与引脚之间的距离短，连接两者的引线403也短，不易发生塌丝短路，提高了封装芯片的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种封装结构，其特征在于，包括引线框架和封装外壳，且
所述引线框架用于安装芯片，且所述引线框架具有导线托盘；
所述封装外壳用于封装所述引线框架，且所述封装外壳的底面设置有多个镂空部，所述导线托盘外露于所述多个镂空部，形成多个导线托盘外露区域；
各导线托盘外露区域之间被封装外壳隔离，以避免焊接所述导线托盘外露区域时焊锡对其他导线托盘外露区域的渗透；
各导线托盘外露区域在封装壳体内部连接为一体，当所述导线托盘作为采样电阻使用时，其中两个导线托盘外露区域分别作为电流的输入端和输出端，不同的两个导线托盘外露区域之间具有不同的采样电阻值：
将焊锡点在各外露区域的外侧区域和中间段区域，同时通过对采样到的电流值或功率值等进行一致性调整，以消除焊锡对采样结果的影响。
2.根据权利要求1所述的封装结构，其特征在于，所述导线托盘包括可产生非均匀强磁场的弧形部分。
3.根据权利要求2所述的封装结构，其特征在于，所述导线托盘通过所述弧形部分安装磁敏芯片，且所述磁敏芯片的磁敏部分设置于所述弧形部分产生的非均匀强磁场的磁场密集处。
4.根据权利要求3所述的封装结构，其特征在于，所述弧形部分产生的非均匀磁场的磁场密集处设置有粘胶。
5.根据权利要求3所述的封装结构，其特征在于，所述弧形部分包括U型口，且所述U型口的内侧为产生的非均匀强磁场的磁场密集处。
6.根据权利要求5所述的封装结构，其特征在于，所述U型口的内侧设置有粘胶。
7.根据权利要求4所述的封装结构，其特征在于，所述导线托盘外露区域的数目为七个以内。
8.根据权利要求2所述的封装结构，其特征在于，所述引线框架包括环绕所述弧形部分设置的引脚部分，所述引脚部分通过引线连接到所述芯片的外接点。
9.根据权利要求1所述的封装结构，其特征在于，所述封装外壳包括塑封料封装外壳。
CN201910066885.8A 2019-01-24 2019-01-24 封装结构 Active CN109686718B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910066885.8A CN109686718B (zh) 2019-01-24 2019-01-24 封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910066885.8A CN109686718B (zh) 2019-01-24 2019-01-24 封装结构

Publications (2)

Publication Number Publication Date
CN109686718A CN109686718A (zh) 2019-04-26
CN109686718B true CN109686718B (zh) 2024-05-14

Family

ID=66194483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910066885.8A Active CN109686718B (zh) 2019-01-24 2019-01-24 封装结构

Country Status (1)

Country Link
CN (1) CN109686718B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1187038A (zh) * 1996-12-28 1998-07-08 Lg半导体株式会社 底部引线半导体封装及其制造方法
US6501160B1 (en) * 1999-01-29 2002-12-31 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same and a mount structure
CN204575718U (zh) * 2015-03-05 2015-08-19 上海兴工微电子有限公司 电流传感器
CN209785925U (zh) * 2019-01-24 2019-12-13 上海兴工微电子有限公司 封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1187038A (zh) * 1996-12-28 1998-07-08 Lg半导体株式会社 底部引线半导体封装及其制造方法
US6501160B1 (en) * 1999-01-29 2002-12-31 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same and a mount structure
CN204575718U (zh) * 2015-03-05 2015-08-19 上海兴工微电子有限公司 电流传感器
CN209785925U (zh) * 2019-01-24 2019-12-13 上海兴工微电子有限公司 封装结构

Also Published As

Publication number Publication date
CN109686718A (zh) 2019-04-26

Similar Documents

Publication Publication Date Title
US9176170B2 (en) Current sensor
US10324143B2 (en) Apparatus for redundantly measuring a magnetic field
US6812690B2 (en) Integrated circuit with power supply test interface
JPH04364472A (ja) 磁電変換装置
JP2014222254A (ja) 電流検知回路と集積電流センサの構成
CN102095946B (zh) 通用型封装构造电性测试装置
US6962081B2 (en) Semiconductor physical quantity sensor with improved noise resistance
US11796572B2 (en) Current sensing system
TW201341828A (zh) 霍爾效應感測器隔離體
CN209785925U (zh) 封装结构
CN109686718B (zh) 封装结构
CN111527415A (zh) 磁传感器模块
JP2002243767A (ja) 電流検出装置
US20040084211A1 (en) Z-axis packaging for electronic device and method for making same
KR20080000879A (ko) 비지에이 반도체 칩 패키지 및 이의 검사 방법
CN113466527A (zh) 具有旁路电流路径的传感器装置和所对应的生产方法
CN101359009B (zh) 芯片电阻的测量装置
US20230207401A1 (en) Analog sense points for measuring circuit die
CN212207492U (zh) 一种电流传感器
JP2005121471A (ja) 電流センサ
JP2008203169A (ja) 半導体測定装置
JP2018112537A (ja) Ｉｃ化磁気センサおよびそれに使用するリードフレーム
US20100060308A1 (en) Semiconductor module
JPH05315416A (ja) 論理検査端子付きｌｓｉ
JP2015200546A (ja) センサ構造

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20230118

Address after: 201203 Pudong New Area, Shanghai, China (Shanghai) free trade trial area, No. 3, 1 1, Fang Chun road.

Applicant after: Shanghai Xinggan Semiconductor Co.,Ltd.

Address before: 201203 Shanghai Pudong New Area free trade trial area, 1 spring 3, 400 Fang Chun road.

Applicant before: SENKO MIRCO-ELECTRONICS CO.,LTD.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant