CN109671451A - 一种存储器以及存储器编码布局的方法 - Google Patents

Abstract

一种存储器以及存储器编码布局的方法，该存储器具有：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，该存储器的编码布局方法的主要具有以下步骤：在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

Description

一种存储器以及存储器编码布局的方法

技术领域

本发明涉及一种调整存储器编码布局顺序用于提高读速度和良率并降低功耗的存储器以及存储器编码布局的方法。

背景技术

现有技术中，对于相同大小存储阵列的ROM，不管其阵列编码如何，其ROM的面积大小都是固定的，其位线BL(bit line)长度也是固定的。即，

在现有技术中所有的字线WL(Word Line)，BL的长度、高度都是固定的、不会变的，换一句话说，就是现有设计ROM的所有的WL负载电容是固定的，所有的BL负载线电容是固定的。另外就是，所有的WL，BL它们的顺序在设计好的那一刻，就是固定的，不会随着ROM code(预设写入ROM的值)的改变做出任何改变。

并且在现有技术中，ROM的存储阵列(ROM array)都是使用普通逻辑MOS管去搭建，为了减小ROM的面积，所以单个ROM存储单元的尺寸都会设计得很小，与之伴随的就是生产过程中的电性能漂移非常严重。最直接的影响就是某些ROM cell的读0速度会比设计过程中的仿真速度慢，导致功能错误。

发明内容

本发明通过自动识别ROM code，将全部存储单元为1的位线删除或物理断开，这样可以达到减小ROM面积或减小位线负载电容的目的(因为位线会比之前的短了)。而降低位线的负载使得即使是下拉能力弱的cell(weak cell)也较之前的设计更容易下拉位线以实现读出数据0的目的。

本发明涉及的一种存储器，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸。在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。

本发明涉及的一种存储阵列，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

本发明涉及的如上所述的存储器，也可以是，在所述字线延伸的各行上，针对位于最远端的位置的存储单元起的存储值连续为1的存储单元不设置字线，或者在设置字线的情况下，将该部分的字线与该字线延伸的行上的其他的存储单元所对应的字线断开。

本发明涉及的如上所述的存储器，也可以是，在位于读出电路最远端的位置的行上的存储单元所存储的内容全部为1的情况下，在该行上不设置字线。

本发明涉及的如上所述的存储器，也可以是，在不设置位线或字线的位置处，与该部分字线或位线对应存储单元也不设置。

本发明涉及的如上所述的存储器，也可以是，存储器为只读存储器。

本发明涉及的一种存储器的编码布局方法，该存储器具有：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸。该方法主要具有以下步骤：在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。

本发明涉及的一种存储器的编码布局方法，该存储器具有：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸。该方法主要具有以下步骤：在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

本发明涉及的如上所述的存储器的编码布局方法，也可以是，具有如下步骤，在所述字线延伸的各行上，针对位于最远端的位置的存储单元起的存储值连续为1的存储单元不设置字线，或者在设置字线的情况下，将该部分的字线与该字线延伸的行上的其他的存储单元所对应的字线断开。

本发明涉及的如上所述的存储器的编码布局方法，也可以是，在位于读出电路最远端的位置的行上的存储单元所存储的内容全部为1的情况下，在该行上不设置字线。

本发明涉及的如上所述的存储器的编码布局方法，也可以是，在不设置位线或字线的位置处，与该部分字线或位线对应存储单元也不设置。

本发明涉及的如上所述的存储器的编码布局方法，也可以是，存储器是只读存储器。

本发明通过自动识别ROM code，将位线存储单元为1相对较多的位线排到距离读出电路较远的位置，若一根字线离读出电路远端有连续的存储单元1，则将覆盖在远端连续存储单元为1的位线删除或截断，以此达到减小位线负载电容的目的。

附图说明

图1是ROM的存储单元分别存储有0、1时的存储示意图。

图2表示现有ROM设计的存储阵列图。

图3表示将存储阵列中全为1的WL移动到最顶层的示意图。

图4表示重新排布内部的字线顺序的示意图。

图5表示将远端为1的字线删除的示意图。

图6表示字线或位线删除或截断的示意图。

图7表示图4对应的存在远端连续为1存储单元对应的位线删除的示意图。

图8表示图4对应的存在远端连续为1存储单元对应的位线及字线删除的示意图。

具体实施方式

现在可以参考附图，其中相同的标号始终表示相同的部件。现在描述本发明的示例性实施例。提供示例性实施例是为了说明本发明的各方面，而不应被解释为限制本发明的范围。当参考框图或流程图描述示例性实施例时，每个框可以表示用于执行方法步骤的方法步骤或装置元件。根据实现方式，相应的装置元件可以配置为硬件、软件、固件或其组合。

在本发明中主要基于只读存储器展开讨论，但本发明不限于只读存储器，也可以将本发明的设计思想应用于任何其他类型的存储器。

下面参考图1和图2，对现有技术中的存储器以及对应的存储阵列进行说明。

结合附图，首先对ROM的存储单元进行说明。图1是ROM的存储单元分别存储有0、1时的存储示意图。如图1所示，WL表示是一根字线，BL0和BL1分别表示位线0和位线1。在这里，我们以NMOS为例进行说明。NMOS0和NMOS1分别是存储单元0(cell 0)和存储单元1(cell1)。该存储单元的工作原理是，NMOS0和NMOS1的栅端(Gate)，即连接到WL的端导通。NMOS的源极接地，在存储单元为1时漏极悬空，在存储单元为0时，该漏极与位线连接。当WL打开即为逻辑1时，BL0和BL1在初始状态时均是逻辑1，此时打开的NMOS0会下拉BL0上的电压，即对BL0进行放电，当BL0下拉到逻辑0时，会通过之后的读出电路将逻辑0输出；NMOS1则不同，由于其漏端(Drain)是浮空的(Floating)，并没有从上BL1经过NMOS1到地的通路，所以BL1会保持之前的逻辑值即逻辑1。我们称这种连接方法的NMOS0叫存储单元0，NMOS1叫存储单元1。

图2表示现有ROM设计的存储阵列图。在该现有设计的ROM存储阵列中，具有8根字线(word line)，分别是WL0到WL7；具有8根位线(bit line)分别是BL0到BL7。8根位线分别连接着8个读出电路，分别是IO 0到IO 7。方格中的0或1表示存储阵列里的存储单元及其存储数据。在例示出的现有设计中，ROM的存储单元都是由一个NMOS构成，NMOS的源端(Source)连接到GND，NMOS的栅端(Gate)连接到字线(word line/WL)，当存储数据为0时，漏端(Drain)连接到位线(bit line/BL),当存储数据为1时，漏端(Drain)不连接到位线。此时，在任何ROM code的情况下，BL的长度始终是覆盖WL0到WL7，即需要横跨8根WL的长度。也就是说，所有的WL，BL的长度、高度都是固定的、不会变的，换一句话说，就是现有设计ROM的所有的WL负载电容是固定的，所有的BL负载线电容是固定的。

也就是说，在现有技术中所有的WL，BL的长度、高度都是固定的、不会变的，换一句话说，就是现有设计ROM的所有的WL负载电容是固定的，所有的BL负载线电容是固定的。另外就是，所有的WL，BL它们的顺序在设计好的那一刻，就是固定的，不会随着ROM code的改变做出任何改变。

并且在现有技术中，ROM的存储阵列(ROM array)都是使用普通逻辑MOS管去搭建，和SRAM是由生产代工厂(foundry)提供不同。为了减小ROM的面积，所以单个ROM存储单元(ROM cell，一般使用1个NMOS作为一个存储单元)的尺寸都会设计得很小，与之伴随的就是生产过程中的电性能漂移非常严重。最直接的影响就是某些ROM cell的读0速度会比设计过程中的仿真速度慢，导致功能错误。现有技术中，关于ROM存储单元(ROM cell)设计是很矛盾并需要去折中的。较大尺寸的Cell可以获得较快的读速度，并且Cell在代工厂制备时产生的相对偏差要相对小，这样容易获得较高的良率。但是，较大的Cell会占用更大的芯片面积，提高了芯片成本，这两者很难兼得。

下面，以图3为例，对本发明的一个实施例行说明。在每次制作ROM,具体实现ROM网表(netlist)或者版图(layout)之前，会对ROM code做判断，对所述多条字线进行排序，使得在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。。具体地说，将字线上存储单元全部为1的行，放到远离读出电路的位置，如图3所示，WL4字线上这一行的存储单元全部为1，将WL4移动到存储阵列的最顶端。并将WL4字线以及覆盖WL4字线的相应位线删除，或者将覆盖WL4字线的位线与相应的位线的其他部分在物理上断开。通过这一重新布局，所有的BL都可以减小1/8的长度，相对应的线电容负载(wire loading)也减小了1/8，即现在BL的长度为粗的实线表示。这样带来的好处就是当出现下拉能力较弱的存储单元(weak cell)时，由于负载电容(wire loading)的降低，使得weak cell仍能够较之前更容易的把BL下拉。

参照图4，对本发明另一个实施例进行说明。在每次制作ROM，具体实现ROM网表(netlist)或者版图(layout)之前，会对ROM code做判断，对字线所处的顺序进行重新排布。这样做的目的就是为了使得实际有效的BL尽可能的短，即粗实线的长度尽可能的短(若一根BL上读出电路远端位置出现连续的存储单元1，则将覆盖在连续存储单元为1的BL和下部切断)。如图4所示，字线的顺序由原来图2所示的从上往下依次为WL7,WL6,WL5,WL4,WL3,WL2,WL1,WL0调整为WL4,WL7,WL6,WL1,WL5,WL3,WL2,WL0。即，尽量缩短多条BL的长度。经过这一重新布局之后，BL的长度得到进一步的缩短，如BL4这根位线，从原来覆盖8个存储单元的高度减小到覆盖3个存储单元的高度。进一步说，假设如果BL4覆盖的3个cell 0由于集成电路制备过程中出现工艺漂移，使得BL4上的cell 0下拉能力仅仅为原来一半的话，也能保证该存储单元的读出正确，提高了良率而没有任何面积、功耗的损失，读出速度还能更快。

在图4中，以将存储单元全部为1的字线WL4移动到最顶端为例进行的说明。当然，在不存在字线的存储单元全部为1的情况下，也可以考虑能够实现处于远离读取电路的位置出现连续1的列的个数较多的情况下的字线的行，调整到远离独立电路的位置一端。即，对所述多条字线进行排序，使得在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。在对应位线从最远端开始出现连续的1的存储单元的情况下，将位线中存储单元连续为1的部分与该位线的其他部分在物理连接上断开。这种情况下，能够加快对应位线上的读取速度。当然，在对应位线从最远端开始出现连续的1的存储单元的情况下，也可以不设置该部分的位线，即，将该部分对应的位线删除，如图7所示。在离读取电路最远端的对应的字线上所有的存储单元均为1的情况下，可以不设置该字线，即，将该字线删除，如图8所示。在将对应字线或位线删除时，即不设置相应的字线或位线时，该处对应的存储单元也一并删除，即，对应位置处不设置相应的存储单元。

图6的(a)为正常WL金属线；图6的(b)为截断WL金属线；图6的(c)为删除WL金属线。下面，以图6为例，对字线(位线)的断开或删除进行简单说明：

1.若一条WL上所有的存储单元都为1，甚至可以不画这条WL，即，将该字线删除，所述删除是指相应的字线部分在存储器中已经不存在。例如图5中的WL4。不画的意思就是说版图中可以没有WL4这根金属线，甚至是WL4连接到的这一行存储单元都不体现在版图中。

2.截断/删除部分WL，若同一根WL上，在离WL驱动(WL driver)最远端(图5中驱动在左，最远端在右)有连续的为1的存储单元，可将WL上连续为1的存储单元部分与其他部分截断，例如图5中的WL0，WL5，既让最远端的单个为1的存储单元或连续多个为1的存储单元，它们的栅极(gate)不连接到字线驱动WL driver(参考图1)。截断在物理版图中可以是将WL金属线从中少画一段，达到物理隔离。

由上图可见，截断的WL中间是有断点的，WL线左边的驱动driver不能对截断点右边的金属线充放电。并且，由图6可见，删除WL的金属线，可将截断点之后的金属线都不体现在版图中。

3.截断/删除部分BL，同图6所述，只是将WL换成BL。在后续说明中，对位线的操作也进行类似的操作，为了是说明简洁，在后面对位线进行处理的过程中，不再进行赘述。

接下来，以图5为例，对本发明的另一个实施例进行说明。具体地说，在每次具体实现ROM网表(netlist)或者版图(layout)之前，会对ROM code做判断，对远端为存储单元为1(或连续为1)的字线删除。如图5所示，将WL5和WL0远端的字线覆盖在存储单元1上的部分删除，有效部分即为粗线画出的部分。这样做的好处是减小了某一些WL上的负载电容，使得WL打开时更快，为该WL上存储单元读数据争取更多的时间。

以上主要以字线为例进行了说明，对于本领域技术人员来说，完全可以根据字线的设置来对位线进行相应处理，为了使说明简洁，本发明对位线的相应处理，不再赘述。

另外，在本发明中，在重新排布ROM存储阵列后，参考图6，通过重新排布获得减小WL，BL负载的设计，但不局限于如下方法的设计，任何通过重新排布获得减小WL，BL负载的设计都应是本发明的保护范围。

另外，本发明公开了存储器的编码布局方法，当然利用该方法制作对应的存储器，这也是在本专利的保护范围之内。

一种存储器，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的特征在于，在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。

一种存储器，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的特征在于，在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

以上参考附图，基于实施方式的实施例和变形例说明了本发明，但本发明并非限定于上述的实施方式，根据实际需要等将各实施方式的部分构成适当组合或置换后的方案，也包含在本发明的范围内。另外，还可以基于本领域技术人员的知识适当重组各实施方式的组合和处理顺序，或者对各实施方式施加各种设计变更等变形，被施加了这样的变形的实施方式也可能包含在本发明的范围内。

Claims (12)

1.一种存储器，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的特征在于，

在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。

2.一种存储器，包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的特征在于，

在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

3.如权利要求1或2所述的存储器，其特征在于，

在所述字线延伸的各行上，针对位于最远端的位置的存储单元起的存储值连续为1的存储单元不设置字线，或者在设置字线的情况下，将该部分的字线与该字线延伸的行上的其他的存储单元所对应的字线断开。

4.如权利要求1或2所述的存储器，其特征在于，

在位于读出电路最远端的位置的行上的存储单元所存储的内容全部为1的情况下，在该行上不设置字线。

5.如权利要求1～4的任意一项所述的存储器，其特征在于，

在不设置位线或字线的位置处，与该部分字线或位线对应存储单元也不设置。

6.如权利要求1～5的任意一项所述的存储器，其特征在于，

所述存储器为只读存储器。

7.一种存储器的编码布局方法，该存储器包括：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的编码布局方法的特征在于，

主要具有以下步骤：

在所述多条字线中，在所述字线延伸方向的行上的多个存储单元中存储值为1的存储单元最多的字线位于离读出电路最远端的位置，针对在所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与位线延伸的列上的其余的存储单元所对应的位线断开。

8.一种存储器的编码布局方法，该存储器具有：由多个存储单元排列而构成的存储阵列；以及多条字线和位线，所述字线和位线依一定顺序排列并在互相交叉的方向上延伸，该存储器的编码布局方法的特征在于，

主要具有以下步骤：

在所述多条字线所延伸的行中，构成使对应于不同的行且对应于相同位线所延伸的列的所述存储单元中存储值连续为1的列最多的多个行集中位于读出电路最远端的位置，且在所述列中存储值为1的存储单元从最远端的位置开始连续，并且针对从所述列方向上的读出电路最远端的位置的存储单元起的存储值连续为1的存储单元不设置位线，或者在设置位线的情况下，将该部分的位线与所述列上的其余的存储单元所对应的位线断开。

9.如权利要求7或8所述的存储器的编码布局方法，其特征在于，

在所述字线延伸的各行上，针对位于最远端的位置的存储单元起的存储值连续为1的存储单元不设置字线，或者在设置字线的情况下，将该部分的字线与该字线延伸的行上的其他的存储单元所对应的字线断开。

10.如权利要求7或8所述的存储器的编码布局方法，其特征在于，

在位于读出电路最远端的位置的行上的存储单元所存储的内容全部为1的情况下，在该行上不设置字线。

11.如权利要求7～10的任意一项所述的存储器的编码布局方法，其特征在于，

在不设置位线或字线的位置处，与该部分字线或位线对应存储单元也不设置。

12.如权利要求7～11所述的存储器的编码布局方法，其特征在于，

所述存储器为只读存储器。