CN109643658A - 采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管（fet）器件 - Google Patents

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Abstract

公开了采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件。在示例性方面，提供了一种包括FET器件的FET单元，FET器件具有有源栅极、源极区域和漏极区域。FET单元还包括隔离结构，该隔离结构包括在扩散中断上方邻近源极区域和漏极区域中的一个区域的伪栅极。FET单元具有非对称有源栅极/伪栅极宽度布局，其中有源栅极的宽度大于邻近伪栅极的宽度。有源栅极的增加的宽度提供了增加的栅极控制，并且伪栅极的减小的宽度增加了与伪栅极的隔离，因此减少了通过伪栅极的亚阈值泄漏。

Description

采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管 （FET）器件
相关申请的交叉引用
本申请要求于2016年8月24日提交的题为“FIELD-EFFECT TRANSISTOR(FET)DEVICES EMPLOYING ADJACENT ASYMMETRIC ACTIVE GATE/DUMMY GATE WIDTH LAYOUT”的美国专利申请序列号15/245,777的优先权，其全部内容通过引用并入本文。
技术领域
本公开的技术一般地涉及场效应晶体管(FET)，并且更特别地涉及FET中的栅极结构的布局。
背景技术
晶体管是现代电子设备中的基本部件。在很多现代电子设备中，大量晶体管被采用在集成电路(IC)中。例如，诸如中央处理单元 (CPU)和存储器单元等现代电子设备的部件采用大量的晶体管以用于逻辑电路和数据存储装置。
在IC演进过程中，功能密度(即，每芯片面积的互连器件的数目)增加。功能密度的这种增加部分地通过继续努力按比例缩小IC 中的晶体管单元来实现(例如，减小晶体管节点的尺寸以便将越来越多的晶体管节点放置在相同量的空间中)。例如，可以通过减小其中的晶体管节点的栅极宽度和/或沟道长度来按比例缩小晶体管单元。还可以通过减小将其中的晶体管节点与邻近晶体管单元隔离的隔离结构的尺寸来按比例缩小晶体管单元。例如，可以通过改为实现单扩散中断(SDB)来按比例缩小包括包哈双扩散中断(DDB)的隔离结构的晶体管单元。
例如，图1是传统鳍式场效应晶体管(FET)(FinFET)单元100 的截面。FinFET单元100包括FinFET 102，FinFET 102包括宽度为 W1(例如，十四(14)或十六(16)纳米(nm))的有源栅极104。 FinFET 102进一步包括生长在衬底112上的源极外延区域108和漏极外延区域110。源极外延区域108和漏极外延区域110位于相应的源极列114和漏极列116中。例如，源极外延区域108和漏极外延区域 110可以包括硅锗(SiGe)或锗(Ge)的外延生长。源极外延区域108 和漏极外延区域110分别包括用于向源极外延区域108和漏极外延区域110中的每一个提供相应的源极或漏极的源极注入118和漏极注入 120。例如，源极注入118和漏极注入120可以通过离子注入形成。 FinFET 102进一步包括源极接触件122和漏极接触件124，其用于提供分别对源极外延区域108和漏极外延区域110的访问并且因此用于提供对在有源栅极104下方在源极外延区域108与漏极外延区域110 之间的有源沟道区域126的访问。漏极接触件124与有源栅极104隔开距离D1并且与伪栅极134隔开距离D2。伪栅极134具有图1中示出为W4的宽度。在FinFET 102中，距离D1和D2基本上相似。应当注意，为了清楚起见，外延区域108已经被定义为源极外延区域108，外延区域108的注入118已经被定义为源极注入118，外延区域110 已经被定义为漏极外延区域110，并且外延区域110的注入120已经被定义为漏极注入120。然而，这些元件的源极/漏极指定是一个示例，并且可以基于FinFET单元100在电路中如何连接而被指定为用于源极或漏极，因为有源沟道区域126没有固有极性。
FinFET单元100进一步包括用于在FinFET 102与例如邻近的 FinFET单元(未示出)之间提供隔离的SDB隔离结构129。SDB隔离结构129包括宽度为W2的SDB 130。例如，SDB130可以包括浅沟槽隔离氧化物。SDB隔离结构129进一步包括伪栅极134。
在上述FinFET单元100的配置下，FinFET单元100具有宽度 W3(即，单元阵列中的单个FinFET单元所占据的空间)，宽度W3取决于例如有源栅极104的宽度W1、有源栅极104与伪栅极134之间的距离D3和SDB 130的宽度W2。因此，例如，FinFET单元100 可以通过减小以下中的一个或多个来按比例缩小：有源栅极104的宽度W1、有源栅极104与伪栅极134之间的距离D3或SDB 130的宽度 W2。然而，以这种方式按比例缩小FinFET单元100可能受到制造和性能考虑的限制。例如，由于制造限制和/或隔离要求，减小距离D3可以使漏极外延区域110更靠近SDB 130。因此，在制造期间，漏极外延区域110的外延生长可能在漏极外延区域110的顶表面142上不平坦，这是由于漏极外延区域110的面140与SDB 130的面144之间的面失配。特别地，漏极外延区域110的面140可能与SDB 130的面 144不匹配，从而阻碍了在SDB130的面144附近的漏极外延区域110 的生长。因此，在SDB 130的面144附近的漏极外延区域110的生长将比远离SDB 130的面144的漏极外延区域110的生长更慢。这种不均匀生长在图1中由漏极外延区域110的不平坦的顶表面142示出。漏极外延区域110的这种不均匀生长可能导致FinFET 102中的栅极控制减小并且亚阈值电流增加。特别地，在后面分别在源极外延区域 108和漏极外延区域110中形成源极注入118和漏极注入120期间，漏极注入120可以在漏极外延区域110中设置得比期望的更深，并且比源极外延区域108中的源极注入118设置得更深源极/漏极注入余裕 146。这导致衬底112中的有源沟道区域126比期望的更低，并且因此比期望的更远离有源栅极104。使有源沟道区域126比期望的更远离有源栅极104可以导致有源沟道区域126的栅极控制减少并且从而降低FinFET 102的性能。此外，使有源沟道区域126比期望的更远离有源栅极104可以导致比FinFET 102所期望的更低的电压阈值。该降低的电压阈值增加了亚阈值电流，因为有源栅极104可能无法在 FinFET单元100的“关断”状态期间完全关闭有源沟道区域126，因此增加了功耗并且降低了性能。
基于伪栅极134位于漏极外延区域110和漏极接触件124附近，也可能导致漏电流。随着FinFET 102的节距减小，伪栅极134与漏极外延区域110和漏极接触件124之间的距离可以减小。例如，距离 D2可以随着节距减小而减小。漏极接触件124与伪栅极134之间的这种紧密接近可能导致通过伪栅极134的潜在漏电流路径148，因此也增加了功率消耗并且降低了FinFET 102的性能。
发明内容
在“具体实施方式”中公开的各方面包括采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件。在示例性方面，提供了一种包括FET器件的FET单元，FET器件具有被配置为控制源极区域与漏极区域之间的沟道区域的有源栅极。FET单元还包括邻近FET器件设置的隔离结构。隔离结构包括邻近FET器件的源极区域和漏极区域中的一个区域被定位的扩散中断、以及覆盖扩散中断的伪栅极。FET单元具有非对称有源栅极/伪栅极宽度布局，其中伪栅极的宽度小于有源栅极的宽度。有源栅极的较大宽度可以在沟道区域上提供增加的栅极控制，并且因此降低了亚阈值漏电流。
作为另外的示例，提供邻近非对称有源栅极/伪栅极宽度布局还可以减轻导致更深的源极或漏极注入的源极和/或漏极区域的非理想生长的负面影响。源极和/或漏极区域的非理想生长降低了FET器件的沟道区域，从而使沟道区域更远离有源栅极。此外，作为另一示例，在FET单元中提供较小宽度的伪栅极允许FET单元保持单元节距，即使FET器件的有源栅极具有较大的宽度。此外，作为另一示例，提供宽度减小的伪栅极可以允许根据当前制造工艺来形成源极/漏极区域、注入和接触件。此外，作为示例，提供宽度减小的伪栅极增加了伪栅极与邻近的源极和/或漏极区域之间的分隔，从而增加了FET器件与伪栅极之间的距离和隔离，从而减小了通过伪栅极的漏电流。
在这点上，在一个方面，提供了一种具有非对称栅极宽度布局的 FET单元。FET单元包括：包括具有顶表面的本体的衬底、和FET 器件。FET器件包括设置在衬底中的源极。FET器件进一步包括设置在衬底中的漏极。FET器件进一步包括形成在源极与漏极之间的具有有源栅极宽度的有源栅极。FET单元进一步包括在衬底中邻近FET 器件设置的隔离结构。隔离结构包括在衬底中邻近FET器件的源极和漏极中的一个设置的扩散中断，其中源极和漏极中的邻近扩散中断的一个的深度大于源极和漏极中的不邻近扩散中断的一个的深度。隔离结构进一步包括在扩散中断上方邻近有源栅极形成的具有伪栅极宽度的伪栅极。伪栅极宽度比有源栅极宽度小栅极宽度余裕。
在另一方面，提供了一种在半导体管芯中制造FET单元的方法。该方法包括形成设置在衬底中的扩散中断。该方法进一步包括在衬底上形成具有有源栅极宽度的有源栅极，以及在扩散中断上方并且邻近有源栅极形成具有伪栅极宽度的伪栅极，伪栅极宽度比有源栅极宽度小栅极宽度余裕。该方法进一步包括在衬底中邻近有源栅极形成FET 器件的源极外延区域，以及在源极外延区域中在距衬底的顶表面的第一深度处形成源极。该方法进一步包括在衬底中在有源栅极与伪栅极之间邻近扩散中断形成FET器件的漏极外延区域，漏极外延区域的一部分与扩散中断接触，以及在漏极外延区域中在距衬底的顶表面大于第一深度的第二深度处形成漏极。该方法进一步包括在衬底中在源极与漏极之间形成FET器件的沟道区域。
在另一方面，提供了一种具有非对称栅极宽度布局的FET单元。 FET单元包括用于提供衬底的装置，包括具有顶表面的本体。FET单元进一步包括用于提供FET器件的装置，包括在用于提供衬底的装置中设置在距用于提供衬底的装置的顶表面第一深度处的用于提供源极的装置、以及在用于提供衬底的装置中设置在距用于提供衬底的装置的顶表面第二深度处的用于提供漏极的装置。用于提供FET器件的装置进一步包括形成在用于提供源极的装置与用于提供漏极的装置之间的用于提供具有有源栅极宽度的有源栅极的装置。用于提供有源栅极的装置被配置为控制在用于提供源极的装置与用于提供漏极的装置之间在用于提供有源栅极的装置下方的沟道区域中的导电性。 FET单元进一步包括在用于提供衬底的装置中邻近用于提供FET器件的装置设置的用于提供隔离结构的装置。用于提供隔离结构的装置包括在用于提供衬底的装置中邻近用于提供FET器件的装置的用于提供源极的装置和用于提供漏极的装置中的一个装置而设置的用于提供扩散中断的装置。用于提供源极的装置和用于提供漏极的装置中的邻近用于提供扩散中断的装置的一个装置的深度大于用于提供源极的装置和用于提供漏极的装置中的不邻近用于提供扩散中断的装置的一个装置的深度。用于提供隔离结构的装置进一步包括在用于提供扩散中断的装置上方邻近用于提供有源栅极的装置而形成的用于提供具有伪栅极宽度的伪栅极的装置，伪栅极宽度比有源栅极宽度小栅极宽度余裕。
附图说明
图1示出了传统的鳍式场效应晶体管(FET)(FinFET)单元的截面；
图2示出了包括采用邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET的示例性FinFET单元的截面，其可以促进增加的栅极控制以用于减小漏电流；
图3是示出用于制造图2的示例性FinFET单元的示例性过程的流程图；
图4A是在衬底中形成扩散中断以用于制造图2所示的示例性 FinFET单元的示例性制造阶段的截面图；
图4B是在衬底上形成具有有源栅极宽度的有源栅极并且在扩散中断上方邻近有源栅极形成具有伪栅极宽度的伪栅极的示例性制造阶段的截面图，伪栅极宽度比有源栅极宽度小栅极宽度余裕以形成非对称栅极宽度布局以用于制造图2所示的示例性FinFET单元；
图4C是在衬底上蚀刻用于沉积源极外延区域和漏极外延区域的凹槽以用于制造图2所示的示例性FinFET单元的示例性制造阶段的截面图；
图4D是在相应的凹槽上沉积源极外延区域和漏极外延区域以用于制造图2所示的示例性FinFET单元的示例性制造阶段的截面图；
图4E是分别在源极外延区域和漏极外延区域中形成源极和漏极以用于制造图2所示的示例性FinFET单元的示例性制造阶段的截面图；
图4F是在源极外延区域上邻近有源栅极设置源极接触件并且在漏极外延区域上在有源栅极与伪栅极之间设置漏极接触件以用于制造图2所示的示例性FinFET单元的示例性制造阶段的截面图；
图5是可以包括图2所示的示例性FinFET单元的示例性的基于处理器的系统的框图；以及
图6是根据本文中公开的示例性方面的包括射频(RF)部件的示例性无线通信设备的框图，射频部件包括FinFET单元，FinFET单元包括采用邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用词语“示例性”来表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
在“具体实施方式”中公开的各方面包括采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件。在示例性方面，提供了一种包括FET器件的FET单元，FET器件具有被配置为控制源极区域与漏极区域之间的沟道区域的有源栅极。FET单元还包括邻近FET器件设置的隔离结构。隔离结构包括邻近FET器件的源极区域和漏极区域中的一个区域被定位的扩散中断、以及覆盖扩散中断的伪栅极。FET单元具有非对称有源栅极/伪栅极宽度布局，其中伪栅极的宽度小于有源栅极的宽度。有源栅极的较大宽度可以在沟道区域上提供增加的栅极控制，并且因此降低了亚阈值漏电流。
作为另外的示例，提供邻近非对称有源栅极/伪栅极宽度布局还可以减轻导致更深的源极或漏极注入的源极和/或漏极区域的非理想生长的负面影响。源极和/或漏极区域的非理想生长降低了FET器件的沟道区域，从而使沟道区域更远离有源栅极。此外，作为另一示例，在FET单元中提供较小宽度的伪栅极允许FET单元保持单元节距，即使FET器件的有源栅极具有较大的宽度。此外，作为另一示例，提供宽度减小的伪栅极可以允许根据当前制造工艺来形成源极/漏极区域、注入和接触件。此外，作为示例，提供宽度减小的伪栅极增加了伪栅极与邻近的源极和/或漏极区域之间的分隔，从而增加了FET器件与伪栅极之间的距离和隔离，从而减小了通过伪栅极的漏电流。
在这点上，图2示出了包括采用邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET 202的示例性FinFET单元200的截面。如图2 所示，FinFET单元200包括衬底204，衬底204包括具有顶表面208 的本体206。FinFET单元200包括在衬底204中邻近FinFET 202设置的隔离结构238。例如，隔离结构238被设置在FinFET单元200 中以将FinFET 202与诸如邻近的FinFET单元等邻近的单元(未示出) 隔离。隔离结构238包括单扩散中断(SDB)228，并且在衬底204 中邻近FinFET 202的漏极218被设置。例如，SDB 228具有宽度W5并且可以包括浅沟槽隔离(STI)氧化物240。隔离结构238进一步包括在SDB 228上方邻近有源栅极232形成的具有伪栅极宽度W6的伪栅极242。
FinFET单元200的FinFET 202包括在衬底204中设置在距衬底 204的顶表面208的深度DP1处的源极210。FinFET 202的源极210 通过离子注入形成在衬底204中的源极外延区域214上。作为一个示例，源极外延区域214可以包括在衬底204中的硅锗(SiGe)或锗(Ge)的外延生长。FinFET单元200的源极外延区域214可以具有与衬底 204的顶表面208齐平的平坦的顶表面216。
继续参考图2，FinFET 202进一步包括在衬底204中设置在距衬底204的顶表面208的深度DP2处的漏极218，深度DP2大于深度DP1。漏极218通过离子注入形成在漏极外延区域222上。作为一个示例，例如，漏极外延区域222包括在衬底204上的硅锗(SiGe)或锗(Ge) 的外延生长。漏极218的深度DP2大于源极210的深度DP1，因为这些深度DP1、DP2分别是源极外延区域214的顶表面216和漏极外延区域222的顶表面230的高度和形状的函数。如下面将进一步详细描述，漏极外延区域222的顶表面230是不平坦的并且低于源极外延区域214的顶表面216。因此，相对于衬底204的顶表面208，漏极218 形成得比源极210更低。应当注意，为了清楚起见，外延区域214已经被定义为源极外延区域214，外延区域214的源极210已经被定义为源极210，外延区域222已经被定义为漏极外延区域222，并且外延区域222的漏极218已经被定义为漏极218。然而，这些元件的源极/漏极指定是一个示例，并且可以基于FinFET202在电路中如何连接而被指定为用于源极或漏极，因为沟道区域236没有固有极性。
如图2中的示例FinFET单元200所示，漏极外延区域222不均衡地生长。这种不均匀生长是由于漏极外延区域222的面224与邻近漏极外延区域222设置的SDB 228的面226之间的面失配，从而阻碍了在SDB 228的面226附近的漏极外延区域222的生长。因此，与远离SDB228的面226的漏极外延区域222的生长相比，在SDB 228 的面226附近的漏极外延区域222的生长将更慢并且因此在衬底204 中更低。因此，漏极外延区域222具有在SDB 228附近较低的不平坦的顶表面230。
继续参考图2，FinFET 202还包括形成在源极210与漏极218之间的具有有源栅极宽度W7的有源栅极232。FinFET 202进一步包括位于有源栅极232下方在源极210与漏极218之间的沟道区域236。因此，有源栅极232被配置为基于由有源栅极232在被施加电压时生成的场(未示出)来控制源极210与漏极218之间的沟道区域236中的导电性。
FinFET 202进一步包括在源极外延区域214上邻近有源栅极232 设置的用于提供对源极210的访问的源极接触件248。FinFET 202进一步包括在漏极外延区域222上设置在有源栅极232与伪栅极242之间的用于提供对漏极218的访问的漏极接触件250。漏极接触件250 与有源栅极232隔开距离D4。漏极接触件250与伪栅极242隔开距离 D5。
在FinFET单元200中，漏极外延区域222的不均匀生长可能导致栅极控制减小和亚阈值电流增加。特别地，在FinFET 202中形成源极210和漏极218期间，例如通过离子注入，漏极218可以在漏极外延区域222中设置得比期望的更深，并且比源极210深源极/漏极注入余裕256。这导致沟道区域236在衬底204中比期望的更低，并且因此比期望的更远离有源栅极232。使沟道区域236比期望的更远离有源栅极232可能导致沟道区域236的栅极控制减小，并且因此降低 FinFET 202的性能。
在这点上，在图2中的示例性FinFET单元200中，为了减轻或抵消由于沟道区域236在衬底204中较低而导致的沟道区域236的栅极控制减小，伪栅极242在FinFET单元200形成为具有比有源栅极宽度W7小栅极宽度余裕(即，有源栅极宽度W7与伪栅极宽度W6之间的差值)的伪栅极宽度W6。作为示例，该栅极宽度余裕可以是至少两(2)纳米(nm)。例如，对于约为两(2)nm的栅极宽度余裕，有源栅极宽度W7可以约为十五(15)nm并且伪栅极宽度W6可以约为十三(13)nm。鉴于该示例性方面，FinFET单元200具有非对称有源栅极/伪栅极布局，因为有源栅极232的有源栅极宽度W7大于邻近伪栅极242的伪栅极宽度W6。通过使有源栅极宽度W7增加，有源栅极232提供对沟道区域236的改进控制。相对于由对称有源栅极/ 伪栅极布局的FET单元(诸如图1所示的FinFET单元100)的有源栅极提供的栅极控制，这种改进的栅极控制降低了FinFET202中的亚阈值漏电流，并且抵消由漏极外延区域222的非理想生长而引起的亚阈值漏电流的增加。
然而，增加有源栅极宽度W7减小了有源栅极232与伪栅极242 之间的距离D6，这可能阻碍漏极外延区域222的外延生长和漏极218 到漏极外延区域222中的注入。特别地，减小距离D6可能不提供有源栅极232与伪栅极242之间所需要的用于以在衬底204中设置、蚀刻、注入或以其他方式形成材料的空间。在这点上，在示例性方面，伪栅极242的伪栅极宽度W6形成为比有源栅极宽度W7小栅极宽度余裕，即，有源栅极宽度W7与伪栅极宽度W6之间的差值。具有减小的伪栅极宽度W6允许根据当前制造工艺(例如，用于制造图1所示的FinFET单元100的制造工艺)来形成漏极外延区域222。此外，减小伪栅极W6增加了漏极接触件250与伪栅极242之间的距离D5以及伪栅极242与邻近的漏极接触件250之间的分隔260，从而进一步将FinFET 202与伪栅极242隔离，从而减小了通过伪栅极242的漏电流。此外，在其中有源栅极宽度W7的增加与伪栅极宽度W6的减小相匹配的方面，漏极接触件250相对于有源栅极232和伪栅极242 的隔离余裕(即，距离D5与距离D4之间的差值)约为栅极宽度余裕 (即，有源栅极宽度W7与伪栅极宽度W6之间的差值)的一半。特别地，有源栅极宽度W7的增加使有源栅极232朝向源极接触件248 和漏极接触件250均等地扩展。因此，有源栅极232与漏极接触件250 之间的距离D4通过朝向漏极接触件250增加有源栅极宽度W7而减小。因此，有源栅极232与漏极接触件250之间的距离D4被减小有源栅极宽度W7的增加的一半。
具体地，在对称有源栅极/伪栅极布局中，诸如图1中针对FinFET 单元100所示的布局，有源栅极宽度W1受到若干因素限制。例如，有源栅极104的有源栅极宽度W1受到以下各项的限制：必须形成具有有源栅极宽度W1的有源栅极104的FinFET单元100的总宽度W3、伪栅极134的宽度W4、以及允许在衬底112中设置源极外延区域108 和漏极外延区域110所需要的有源栅极104与伪栅极134之间的距离 D3。因此，对称有源栅极/伪栅极布局(诸如图1中针对FinFET单元100所示的布局)中的栅极控制受到有源栅极宽度W1可以具有的最大宽度的限制。然而，在本申请的FinFET单元200的非对称有源栅极/伪栅极布局中，有源栅极232的有源栅极宽度W7形成为大于邻近的伪栅极242的伪栅极宽度W6，因此增加了栅极控制，同时具有与图1所示的FinFET单元100的宽度W3大致相同的宽度W8。
另外，具有减小的伪栅极宽度W6允许FinFET单元200保持与图 1所示的FinFET单元100的宽度W3类似的宽度W8，即使FinFET单元200具有有源栅极232的增加的有源栅极宽度W7。特别地，在一个方面，伪栅极242的宽度W6可以减小与有源栅极宽度W7增加的量相同的量。这将使FinFET单元200的有源栅极232与伪栅极242 之间的距离D6与图1所示的FinFET单元100的有源栅极104与伪栅极134之间的距离D3相似或大致相同。这也可以使FinFET单元200 的宽度W8与图1所示的FinFET单元100的宽度W3相似或大致相同。减小伪栅极242的宽度W6可以增加伪栅极242与邻近的漏极接触件 250之间的距离D5，从而降低了伪栅极242与漏极接触件250之间短路的风险。因此，FinFET单元200可以使用用于制造图1所示的FinFET单元100的相似制造方法来制造。
在上述示例性方面，作为示例，栅极宽度余裕被定义为至少两(2) nm。作为另一示例，有源栅极宽度W7被定义为约为十五(15)nm，并且伪栅极宽度W6被定义为约为十三(13)nm，以提供约为两(2) nm的栅极宽度余裕。在另一示例中，有源栅极宽度W7可以约为十七(17)nm，并且伪栅极宽度W6可以约为十四(14)nm，以提供约为三(3)nm的栅极宽度余裕。在另一方面，例如，栅极宽度余裕可以为至少四(4)nm。因此，有源栅极宽度W7可以约为十八(18)nm，并且伪栅极宽度W6可以约为十四(14)nm，以提供例如约为四(4) nm的栅极宽度余裕。与没有栅极宽度余裕的实现相比，具有较大的栅极宽度余裕提供了增加的栅极控制，因为较大的有源栅极宽度W7导致在沟道区域236上的增加的电场(未示出)，并且因此导致对沟道的增加的控制。此外，与没有栅极宽度余裕的实现相比，具有较大的栅极宽度余裕提供了通过伪栅极242的减小的漏电流，因为较窄的伪栅极宽度W6导致伪栅极242与邻近的漏极接触件250之间的增加的分隔260，从而进一步将FinFET 202与伪栅极242隔离，从而减小了通过伪栅极242的漏电流。
采用邻近非对称有源栅极/伪栅极宽度布局的FinFET单元(诸如图2中的FinFET单元200)可以根据期望的任何制造工艺来制造。例如，图3是示出用于制造采用图2中的邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET单元200的示例性过程300的流程图。过程300中的步骤分别在图4A至图4F中示出。图4A至图4F将被引用作为如下所述的图3中的过程300中的示例性步骤。
用于制造图2所示的FinFET单元200的第一示例性步骤包括形成设置在衬底204中的SDB 228(图3中的框302)。在这点上，图 4A示出了阶段400(1)，其中SDB 228已经形成在衬底204中。例如，在衬底204中形成SDB 228可以通过在衬底204上蚀刻凹槽402 以及沉积诸如氧化物等隔离材料以形成SDB 228作为浅沟槽隔离 (STI)氧化物240来被执行。例如，形成SDB 228可以进一步包括使用化学机械平坦化(CMP)抛光SDB 228以形成与衬底204的顶表面208齐平的SDB 228的顶表面404。
用于制造图2所示的FinFET单元200的第二示例性步骤包括在衬底204上形成具有有源栅极宽度W7的有源栅极232(图3中的框 304)。用于制造图2所示的FinFET单元200的第三示例性步骤包括在SDB 228上方并且邻近有源栅极232形成具有伪栅极宽度W6的伪栅极242。伪栅极宽度W6形成为比有源栅极宽度W7小栅极宽度余裕以形成非对称栅极宽度布局(图3中的框306)。在这点上，图4B 示出了阶段400(2)，其中具有有源栅极宽度W7的有源栅极232已经形成在衬底204上。阶段400(2)进一步示出了具有伪栅极宽度 W6的伪栅极242已经形成在SDB 228上方。形成有源栅极232和伪栅极242可以通过设置多晶硅(PolySi)层和硬掩模(HM)层以及蚀刻多晶硅层和硬掩模层来被执行。形成有源栅极232和伪栅极242可以进一步包括沉积间隔物层406和408以形成栅电极柱410，以及沉积间隔物层412和414以形成栅电极柱416。栅电极柱410和416分别对应于有源栅极232和伪栅极242。
用于制造图2所示的FinFET单元200的第四示例性步骤包括在衬底204中邻近有源栅极232形成FinFET 202的源极外延区域214，以及在源极外延区域214中在距衬底204的顶表面208的深度DP1处注入源极210(图3中的框308)。用于制造图2所示的FinFET单元200的第五示例性步骤包括在衬底204中在有源栅极232与伪栅极242 之间邻近SDB 228形成漏极外延区域222，其中漏极外延区域222的一部分与SDB 228接触，以及在漏极外延区域222中在距衬底204 的顶表面208大于深度DP1的深度DP2处注入漏极218(图3中的框 310)。在这点上，图4C示出了阶段400(3)，其中已经在衬底204 上执行了在衬底204上蚀刻用于分别沉积源极外延区域214和漏极外延区域222的凹槽418和凹槽420。
此外，图4D示出了阶段400(4)，其中已经分别在凹槽418和 420上沉积了源极外延区域214和漏极外延区域222。阶段400(4) 特别地示出了漏极外延区域222不均衡地生长。这种不均匀生长是由于漏极外延区域222的面224与SDB 228的面226之间的面失配。该面224、226失配阻碍了在SDB 228的面226附近的漏极外延区域222 的生长。因此，与远离SDB228的面226的漏极外延区域222的生长相比，漏极外延区域222的生长在SDB 228的面226附近将更慢并且因此更低。因此，漏极外延区域222具有在SDB 228附近较低并且在有源栅极232附近较高的不平坦的顶表面230。
此外，图4E示出了阶段400(5)，其中已经执行了分别在源极外延区域214和漏极外延区域222中的源极210和漏极218的注入。图4E示出了在距衬底204的顶表面208的深度DP1处注入源极210。图4E进一步示出了在距衬底204的顶表面208的深度DP2处注入漏极218，深度DP2比深度DP1大源极/漏极注入余裕256。这些注入可以通过例如离子注入来执行。漏极218的更深注入是漏极外延区域 222的不均匀生长的结果。特别地，基于例如在源极外延区域214和漏极外延区域222上均等地执行的基于时间的工艺来执行注入。漏极外延区域222的不均匀生长导致顶表面230部分地低于源极外延区域 214的顶表面422，这导致漏极218的注入以产生相对于源极210更深的漏极218。
用于制造图2所示的FinFET单元200的第六示例性步骤包括在衬底204中在源极210与漏极218之间形成FinFET 202的沟道区域236(图3中的框312)。在这点上，图4E所示的阶段400(5)示出了沟道区域236，沟道区域236在衬底204中形成在源极210与漏极 218之间并且例如在电压(未示出)被施加到有源栅极232时被激活。
用于制造图2所示的FinFET单元200的第七示例性步骤包括在源极外延区域214上邻近有源栅极232设置源极接触件248，以及在漏极外延区域222上在有源栅极232与伪栅极242之间设置漏极接触件250，漏极接触件250与邻近的有源栅极232隔开距离D6并且与邻近的伪栅极242隔开距离D7。在这点上，图4F以截面图示出了第七步骤的阶段400(6)。阶段400(6)示出了在源极外延区域214上邻近有源栅极232设置的源极接触件248。阶段400(6)进一步示出了在漏极外延区域222上设置在有源栅极232与伪栅极242之间的漏极接触件250。如前所述，增加有源栅极宽度W7和减小伪栅极宽度 W6导致距离D7大于距离D6。这增强了FinFET 202与伪栅极242的隔离，从而减小了通过伪栅极242的漏电流。
在其他方面，可以促进增加的栅极控制以用于减少漏电流的、包括采用邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET的示例性FinFET单元还可以包括用于提供衬底的装置。用于提供衬底的装置的示例在图2和图4A至图4F中示出为衬底204。FinFET单元还可以包括用于提供FET器件的装置，包括设置在用于提供衬底的装置中的用于提供源极的装置、设置在用于提供衬底的装置中的用于提供漏极的装置、以及形成在用于提供源极的装置与用于提供漏极的装置之间的用于提供具有有源栅极宽度的有源栅极的装置。用于提供FET 器件的这种装置的示例如图2中的FinFET 202所示。用于提供有源栅极的装置的示例被示出为图2和图4B至图4F所示的有源栅极232。 FinFET单元还可以包括设置在用于提供衬底的装置中的用于提供隔离结构的装置，包括在用于提供衬底的装置中邻近用于提供FET器件的装置的用于提供源极的装置和用于提供漏极的装置中的一个装置而设置的用于提供扩散中断的装置。用于提供隔离结构的装置进一步包括在用于提供扩散中断的装置上方邻近用于提供有源栅极的装置而形成的用于提供具有伪栅极宽度的伪栅极的装置。用于提供隔离结构的这种装置的示例被示出为图2所示的隔离结构238。
根据本文中公开的各方面的采用邻近非对称有源栅极/伪栅极宽度布局的FET器件可以被提供或集成到任何基于处理器的设备中。非限制性的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板电脑、平板手机、服务器、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。
在这点上，图5是可以包括图2所示的示例性FinFET单元200 的示例性的基于处理器的系统500的框图。在该示例中，基于处理器的系统500包括一个或多个CPU 502，每个CPU502包括一个或多个处理器504。基于处理器的系统500可以被提供为片上系统(SoC) 506。CPU 502可以具有耦合到处理器504以用于快速访问临时存储的数据的高速缓冲存储器508。CPU 502耦合到系统总线510并且可以将包括在基于处理器的系统500中的主设备和从设备相互耦合。众所周知，CPU 502通过经由系统总线510交换地址、控制和数据信息来与这些其他设备通信。例如，CPU 502可以将总线事务请求传送到作为从设备的示例的存储器系统514中的存储器控制器512。尽管未在图5中示出，但是可以提供多个系统总线510，其中每个系统总线 510构成不同的结构。在该示例中，存储器控制器512被配置为向存储器系统514中的存储器阵列516提供存储器访问请求。
其他设备可以连接到系统总线510。如图5所示，作为示例，这些设备可以包括存储器系统514、一个或多个输入设备518、一个或多个输出设备520、一个或多个网络接口设备522以及一个或多个显示控制器524。输入设备518可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备520可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。网络接口设备522可以是被配置为允许与网络526交换数据的任何设备。网络526可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、 BLUETOOTHTM网络和因特网。网络接口设备522可以被配置为支持期望的任何类型的通信协议。
CPU 502还可以被配置为通过系统总线510访问显示控制器524 以控制发送到一个或多个显示器528的信息。显示控制器524将信息发送到显示器528以经由一个或多个视频处理器530显示，视频处理器530将要显示的信息处理成适合于显示器528的格式。显示器528 可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
图6示出了可以包括RF部件的无线通信设备600的示例，其中可以包括FinFET单元，FinFET单元包括采用邻近非对称有源栅极/ 伪栅极宽度布局的示例性FinFET，包括但不限于图2中的FinFET单元200。在这点上，可以在集成电路(IC)606中提供包括FinFET单元的无线通信设备600，该FinFET单元包括采用邻近非对称有源栅极/伪栅极宽度布局的示例性FinFET。作为示例，无线通信设备600 可以包括任何上述设备或以任何上述设备来被提供。如图6所示，无线通信设备600包括收发器604和数据处理器608。数据处理器608 可以包括用于存储数据和程序代码的存储器(未示出)。收发器604 包括支持双向通信的发射器610和接收器612。通常，无线通信设备 600可以包括用于任何数目的通信系统和频带的任何数目的发射器和 /或接收器。收发器604的全部或一部分可以在一个或多个模拟IC、 RFIC(RFIC)、混合信号IC等上实现。
发射器610或接收器612可以利用超外差架构或直接转换架构来实现。在超外差架构中，针对接收器612，信号在RF与基带之间分多个阶段进行频率转换，例如，在一个阶段中从RF到中频(IF)，并且然后在另一阶段中从IF到基带。在直接转换架构中，信号在一个阶段中在RF与基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图6中的无线通信设备 600中，发射器610和接收器612利用直接转换架构来实现。
在发射路径中，数据处理器608处理要发射的数据并且将I和Q 模拟输出信号提供给发射器610。在示例性无线通信设备600中，数据处理器608包括数模转换器(DAC)614(1)和614(2)，其用于将由数据处理器608生成的数字信号转换成I和Q模拟输出信号 (例如，I和Q输出电流)以用于进一步处理。
在发射器610内，低通滤波器616(1)、616(2)分别对I和Q 模拟输出信号进行滤波以去除由先前的数模转换引起的不期望的图像。放大器(AMP)618(1)、618(2)分别放大来自低通滤波器 616(1)、616(2)的信号，并且提供I和Q基带信号。上变频器 620通过混频器624(1)、624(2)利用来自TX LO信号发生器622 的I和Q发射(TX)本地振荡器(LO)信号来对I和Q基带信号进行上变频以提供上变频信号626。滤波器628对上变频信号626进行滤波以去除由上变频引起的不期望的图像以及接收频带中的噪声。功率放大器(PA)630放大来自滤波器628的上变频信号626以获取期望的输出功率水平并且提供发射RF信号。发射RF信号被路由通过双工器或开关632，并且经由天线634发射。
在接收路径中，天线634接收由基站发射的信号并且提供接收的 RF信号，该RF信号被路由通过双工器或开关632并且提供给低噪声放大器(LNA)636。双工器或开关632被设计用于以特定的RX-TX 双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF 信号由LNA 636放大并且由滤波器638滤波以获取期望的RF输入信号。下变频混频器640(1)、640(2)利用来自RX LO信号发生器 642的I和Q接收(RX)LO信号(即，LO_I和LO_Q)来对滤波器 638的输出进行混频以生成I和Q基带信号。I和Q基带信号由放大器(AMP)644(1)、644(2)放大，并且由低通滤波器646(1)、 646(2)进一步滤波以获取I和Q模拟输入信号，这些被提供给数据处理器608。在该示例中，数据处理器608包括用于将模拟输入信号转换为数字信号以由数据处理器608进一步处理的模数转换器 (ADC)648(1)、648(2)。
在图6中的无线通信设备600中，TX LO信号发生器622生成用于上变频的I和Q TXLO信号，而RX LO信号发生器642生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。发射(TX)锁相环(PLL)电路650从数据处理器608接收定时信息，并且生成用于调节来自TX LO信号发生器622的TX LO信号的频率和/或相位的控制信号。类似地，接收(RX)锁相环(PLL) 电路652从数据处理器608接收定时信息，并且生成用于调节来自RX LO信号发生器642的RX LO信号的频率和/或相位的控制信号。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以被采用在任何电路、硬件部件、集成电路(IC)或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在它们的功能方面对各种说明性的部件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以利用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA) 或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器 (ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM (EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立部件驻留在远程站、基站或服务器中。
还应当注意，在本文中的任何示例性方面中描述的操作步骤被描述以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以被组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、比特、符号和码片可以通过电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来被表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (19)

1.一种具有非对称栅极宽度布局的场效应晶体管(FET)单元，包括：
衬底，包括具有顶表面的本体；
FET器件，包括：
源极，设置在所述衬底中；
漏极，设置在所述衬底中；以及
有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间；以及
隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：
扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度；以及
伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。
2.根据权利要求1所述的FET单元，进一步包括：
源极接触件，邻近所述有源栅极设置在所述源极上方；以及
漏极接触件，邻近所述有源栅极设置在所述漏极上方，
其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，
其中所述隔离余裕约为所述栅极宽度余裕的一半。
3.根据权利要求2所述的FET单元，
其中所述有源栅极宽度约为十五(15)纳米(nm)；
其中所述伪栅极宽度约为十三(13)nm；以及
其中所述隔离余裕约为一(1)nm。
4.根据权利要求2所述的FET单元，
其中所述有源栅极宽度约为十八(18)纳米(nm)；
其中所述伪栅极宽度约为十四(14)nm；以及
其中所述隔离余裕约为两(2)nm。
5.根据权利要求1所述的FET单元，其中所述栅极宽度余裕为至少两(2)纳米(nm)。
6.根据权利要求5所述的FET单元，
其中所述有源栅极宽度约为十五(15)nm；以及
其中所述伪栅极宽度约为十三(13)nm。
7.根据权利要求5所述的FET单元，
其中所述有源栅极宽度约为十七(17)nm；以及
其中所述伪栅极宽度约为十四(14)nm。
8.根据权利要求1所述的FET单元，
其中所述栅极宽度余裕至少为四(4)纳米(nm)；以及
其中所述有源栅极宽度约为十八(18)nm。
9.根据权利要求1所述的FET单元，被集成到集成电路(IC)中。
10.根据权利要求1所述的FET单元，被集成到选自以下组的设备中，所述组包括：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板电脑；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；收音机；卫星广播；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；以及汽车。
11.一种制造半导体管芯中的场效应晶体管(FET)单元的方法，包括：
形成设置在衬底中的扩散中断；
在所述衬底上形成具有有源栅极宽度的有源栅极；
在所述扩散中断上方并且邻近所述有源栅极形成具有伪栅极宽度的伪栅极，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕；
在所述衬底中邻近所述有源栅极形成FET器件的源极外延区域；
在所述源极外延区域中在距所述衬底的顶表面第一深度处形成源极；
在所述衬底中在所述有源栅极与所述伪栅极之间邻近所述扩散中断形成所述FET器件的漏极外延区域，所述漏极外延区域的一部分与所述扩散中断接触；
在所述漏极外延区域中在距所述衬底的所述顶表面大于所述第一深度的第二深度处形成漏极；以及
在所述衬底中在所述源极与所述漏极之间形成所述FET器件的沟道区域。
12.根据权利要求11所述的方法，其中形成所述伪栅极包括：形成包括比所述有源栅极宽度小至少两(2)纳米(nm)的所述栅极宽度余裕的所述伪栅极宽度的所述伪栅极。
13.根据权利要求12所述的方法，
其中形成所述有源栅极包括：形成包括约为十五(15)nm的所述有源栅极宽度的所述有源栅极；以及
其中形成所述伪栅极包括：形成包括约为十三(13)nm的所述伪栅极宽度的所述伪栅极。
14.根据权利要求12所述的方法，
其中形成所述有源栅极包括：形成包括约为十七(17)nm的所述有源栅极宽度的所述有源栅极；以及
其中形成所述伪栅极包括：形成包括约为十四(14)nm的所述伪栅极宽度的所述伪栅极。
15.根据权利要求11所述的方法，
其中形成所述伪栅极包括：形成包括比所述有源栅极宽度小至少四(4)纳米(nm)的所述栅极宽度余裕的所述伪栅极宽度的所述伪栅极；以及
其中形成所述有源栅极包括：形成包括约为十八(18)nm的所述有源栅极宽度的所述有源栅极。
16.根据权利要求11所述的方法，进一步包括：
在所述源极外延区域上邻近所述有源栅极设置源极接触件；以及
在所述漏极外延区域上在所述有源栅极与所述伪栅极之间设置漏极接触件，所述漏极接触件与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离比所述第一距离大隔离余裕，
其中所述隔离余裕约为所述栅极宽度余裕的一半。
17.根据权利要求16所述的方法，
其中形成所述有源栅极包括：形成包括约为十五(15)纳米(nm)的所述有源栅极宽度的所述有源栅极；以及
其中形成所述伪栅极包括：形成包括约为十三(13)nm的所述伪栅极宽度的所述伪栅极以提供约一(1)nm的所述隔离余裕。
18.根据权利要求16所述的方法，
其中形成所述有源栅极包括：形成包括约为十八(18)nm的所述有源栅极宽度的所述有源栅极；以及
其中形成所述伪栅极包括：形成包括约为十四(14)nm的所述伪栅极宽度的所述伪栅极以提供约两(2)nm的所述隔离余裕。
19.根据权利要求11所述的方法，其中：
在所述源极外延区域中形成所述源极包括：在所述源极外延区域中在距所述衬底的所述顶表面所述第一深度处注入所述源极；以及
在所述漏极外延区域中形成所述漏极包括：在所述漏极外延区域中在距所述衬底的所述顶表面大于所述第一深度的所述第二深度处注入所述漏极。
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