CN109525240A - 一种io驱动电路 - Google Patents

Abstract

本发明公开了一种IO驱动电路，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。本发明提出的IO驱动电路，通过复用两个通用数字驱动单元部分驱动管的方式，实现了差分高速低压差驱动电路；将原差分端口驱动电流均分至两个通用数字驱动单元中，通过开关控制两路电流并联输出还是分离输出，使两个端口通过模式选择可工作在单端口与差分端口两种模式。

Description

一种IO驱动电路

技术领域

本发明涉及集成电路设计领域，具体来说，涉及一种IO驱动电路。

背景技术

集成电路(芯片)外围引脚通常需要驱动较大的负载，容性负载从几皮法至几十皮法，驱动TTL逻辑还需要驱动阻性负载。由于要驱动较大的负载，需要设计一组级联的大尺寸驱动器。

常用的CMOS逻辑驱动电路如图1所示，PDRIVER0与NDRIVER0信号通过预驱动Bufffer驱动较大尺寸的PM0驱动管与NM0驱动管，PM0与NM0提供较大的驱动电流驱动OUT端所接较大负载。以通用CMOS逻辑为例，信号电压输出范围0.4V～2.4V，工作频率在100MHz以内，仅适用于低速短距离传输。

集成电路通常需要同时具备通用数字CMOS逻辑信号驱动能力与高速长距离驱动能力，需要另外设计高速驱动端口，增加了芯片所需引脚数量及芯片面积。通用的数字逻辑驱动电路，如CMOS/TTL逻辑，为单端电压驱动逻辑，信号输出摆幅较大，不利于高速信号的长距离传输。通用数字逻辑驱动端口在集成电路中普遍存在，提高通用数字逻辑驱动端口的传输速度与传输距离，可省去芯片需额外配置的高速输出端口，有效减少芯片的封装引脚数量，降低封装大小与成本。

发明内容

针对相关技术中的上述技术问题，本发明提出了一种提高通用数字逻辑驱动电路传输速度与传输距离的IO驱动电路，通过复用两个通用数字驱动单元部分驱动管的方式，实现了差分高速低压差驱动电路，节省了此种复用端口所需的面积；将原差分端口驱动电流均分至两个通用数字驱动单元中，通过开关控制两路电流并联输出还是分离输出，在实现了高速低压差驱动电路驱动电流的同时，也为两端口单端口输出模式提供了足够的隔离特性，使两个端口通过模式选择可工作在单端口与差分端口两种模式。

为实现上述技术目的，本发明的技术方案是这样实现的：

一种IO驱动电路，其特征在于，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。

所述左端口驱动电路包括第一逻辑控制器、第二逻辑控制器、第一通用数字逻辑驱动器、第二通用数字逻辑驱动器、第一高速低压差驱动器、第二高速低压差驱动器、第一驱动电流发生部、第二驱动电流发生部；所述第一逻辑控制器的输入端输入第一信号，所述第一逻辑控制器的第一输出端与所述第一通用数字逻辑驱动器的控制端连接，所述第一逻辑控制器的第二输出端与所述第一高速低压差驱动器的控制端连接，所述第二逻辑控制器的输入端输入第二信号，所述第二逻辑控制器的第一输出端与所述第二通用数字逻辑驱动器的控制端连接，所述第二逻辑控制器的第二输出端与所述第二高速低压差驱动器的控制端连接；所述第一通用数字逻辑驱动器的一端作为所述IO驱动电路的左端口，所述第一通用数字逻辑驱动器的另一端与所述第二通用数字逻辑驱动器的一端连接，所述第二通用数字逻辑驱动器的另一端接数字地；所述第一驱动电流发生部连接所述第一高速低压差驱动器的第一端，所述第一高速低压差驱动器的另一端连接所述第二高速低压差驱动器的一端，所述第二高速低压差驱动器的另一端通过所述第二驱动电流发生部接数字地。

所述右端口驱动电路包括第三逻辑控制器、第四逻辑控制器、第三通用数字逻辑驱动器、第四通用数字逻辑驱动器、第三高速低压差驱动器、第四高速低压差驱动器、第三驱动电流发生部、第四驱动电流发生部；所述第三逻辑控制器的输入端输入第三信号，所述第三逻辑控制器的第一输出端与所述第三通用数字逻辑驱动器的控制端连接，所述第三逻辑控制器的第二输出端与所述第三高速低压差驱动器的控制端连接，所述第四逻辑控制器的输入端输入第四信号，所述第四逻辑控制器的第一输出端与所述第四通用数字逻辑驱动器的控制端连接，所述第四逻辑控制器的第二输出端与所述第四高速低压差驱动器的控制端连接；所述第三通用数字逻辑驱动器的一端作为所述IO驱动电路的右端口，所述第三通用数字逻辑驱动器的另一端与所述第四通用数字逻辑驱动器的一端连接，所述第四通用数字逻辑驱动器的另一端接数字地；所述第三驱动电流发生部连接所述第三高速低压差驱动器的第一端，所述第三高速低压差驱动器的另一端连接所述第四高速低压差驱动器的一端，所述第四高速低压差驱动器的另一端通过所述第四驱动电流发生部接数字地。

所述第一驱动电流发生部与所述第一高速低压差驱动器连接的节点形成所述IO驱动电路的第一内部节点；所述第二高速低压差驱动器与所述第二驱动电流发生部连接的节点形成所述IO驱动电路的第二内部节点；所述第一通用数字逻辑驱动器与所述第二通用数字逻辑驱动器连接的节点和所述第一高速低压差驱动器与第二高速低压差驱动器连接的节点短接，形成所述IO驱动电路的第三内部节点；所述第三驱动电流发生部与所述第三高速低压差驱动器连接的节点形成所述IO驱动电路的第四内部节点；所述第四高速低压差驱动器与所述第四驱动电流发生部连接的节点形成所述IO驱动电路的第五内部节点；所述第三通用数字逻辑驱动器与所述第四通用数字逻辑驱动器连接的节点和所述第三高速低压差驱动器与第四高速低压差驱动器连接的节点短接，形成所述IO驱动电路的第六内部节点。

所述第一开关的一端连接所述第一内部节点，所述第一开关的另一端连接所述第四内部节点；所述第二开关的一端连接所述第二内部节点，所述第二开关的另一端连接所述第五内部节点。

所述第三内部节点通过负载电阻与所述第六内部节点连接。

将所述第一驱动电流发生部、第二驱动电流发生部、第三驱动电流发生部、第四驱动电流发生部分为两个相对独立的部分，通过所述第一开关、第二开关实现隔离。

在所述逻辑控制器与所述通用数字逻辑驱动器之间设置有模式调节电路，所述模式调节电路可以控制所述通用数字逻辑驱动器工作于通用数字逻辑驱动模式或工作于差动电流驱动模式。

当所述通用数字逻辑驱动器工作于通用数字逻辑驱动模式时，所述第一开关与所述第二开关均断开，当所述通用数字逻辑驱动器工作于差动电流驱动模式时，所述第一开关与所述第二开关均闭合。

本发明的有益效果：通过复用通用数字逻辑驱动电路的驱动管为差动输出驱动管，实现了单端口电压驱动逻辑到双端口电流驱动逻辑的灵活切换；采用驱动电流分离的方法，实现两个端口的良好隔离；集成电路尺寸越来越小，封装引脚却很难随着集成电路的尺寸等比例缩小，使单端口数字逻辑驱动端口具备高速差分输出驱动功能，能有效节约芯片的封装尺寸，同一组引脚能同时实现单端低速输出与差动高速输出也为芯片的设计应用提供了更大的灵活性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是通用逻辑驱动电路；

图2是本发明要求保护的IO驱动电路的结构图；

图3是本发明要求保护的IO驱动电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

本发明中采用的技术方案如图2所示，两个电压型数字逻辑驱动电路，可配置为一个差动电流型驱动电路，差动电流型驱动端口能有效提高端口的传输速度与传输距离。

从普通数字逻辑驱动管中分离出部分驱动管作为差动电流型驱动电路的驱动管。通过数字逻辑电路控制两部分驱动管的通断，在驱动电路被设置为普通CMOS/TTL逻辑时，所有驱动管PM0、NM0、PM0n、NM0n、PM1、NM1、PM1n、NM1n工作，在驱动电路被设置为差动电流驱动模式时，只需部分驱动管PM0n、NM0n、PM1n、NM1n工作。驱动管在IO电路中为最大尺寸单元，高速驱动与低速驱动复用驱动管能节省较大的面积。

将高速低压差驱动电路电流驱动信号分为两路Ip0与Ip1,In0与In1，通过开关实现隔离。当驱动电路设置为通用CMOS/TTL电压逻辑时，开关SW1与SW2断开，两路电流分别为两路通用数字逻辑驱动电路提供驱动电流。当驱动电路设置为差动电流驱动模式时，开关SW1与SW2闭合，Ip0+Ip1与In0+In1为差动电路提供驱动电流。通过开关来实现驱动电流功能的转换，可提高两个端口之间的隔离度，使两个端口分别工作在通用数字逻辑驱动模式时，两个端口之间不产生较强相互干扰，从而实现两个端口的独立工作。

如图3所示为复用IO驱动端口的具体实现电路。PLM0、NLM0，PLM2、NLM2，PRM0、NRM0，PRM2、NRM2受逻辑信号PDRIVER0，NDRIVER0，PDRIVER1，NDRIVER1控制，输出驱动信号。LVEN与LVENB控制输出电路工作模式。VCM为共模反馈采样，用于产生VCMP与VCMN的共模电压，使差分工作模式时输出共模保持在合适的范围。Ibp0、Ibn0与Ibp1、Ibn1为驱动电流。

当LVEN为逻辑’1’，LVENB为逻辑’0’时，驱动电路工作于通用数字逻辑驱动模式。传输门PLM7/NLM7、PLM8/NLM8、PRM7/NRM7、PRM8/NRM8打开，开关管PLM5、NLM5、PRM5、NRM5断开，释放驱动控制线。开关管PM0、NM0关闭，Ibp0/Ibn0为左端口提供驱动电流，Ibp1/Ibn1为右端口提供驱动电流。开关管NM1、NM2关闭，共模反馈关闭，强制切断共模调整管PLM4、NLM4、PRM4、NRM4。信号线PDRIVER0，NDRIVER0，PDRIVER1，NDRIVER1控制驱动管PLM0、NLM0，PLM2、NLM2，PRM0、NRM0，PRM2、NRM2输出驱动OUT0与OUT1。

当LVEN为逻辑’0’时，LVENB为逻辑’1’时，驱动电路工作于差动电流驱动模式，传输门PLM7/NLM7、PLM8/NLM8、PRM7/NRM7、PRM8/NRM8开启，开关管PLM5、NLM5、PRM5、NRM5开启，驱动管PLM0、NLM0、PRM0、NRM0关闭，开关管PM0、NM0开启，Ibp0与Ibp1并联，Ibn0与Ibn1并联，为差分电流驱动端口提供驱动电流。开关管NM1、NM2开启，共模反馈取VCM信号，调整PLM4、NLM4、PRM4、NRM4栅端偏置，使差分输出信号共模输出在合适区间。信号线PDRIVER0，NDRIVER0，PDRIVER1，NDRIVER1驱动PLM2、NLM2、PRM2、NRM2开关管实现输出电流驱动换向。PLM2、NRM2打开，PRM2、NLM2关闭，驱动电流Ip0+Ip1从OUT0流出，从OUT1流入。PLM2、NRM2关闭，PRM2、NLM2打开，驱动电流In0+In1从OUT1流出，从OUT0流入。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种IO驱动电路，其特征在于，所述IO驱动电路包括左端口驱动电路、右端口驱动电路、第一开关、第二开关；所述第一开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路，所述第二开关的一端连接所述左端口驱动电路，另一端连接所述右端口驱动电路。

2.根据权利要求1所述的一种IO驱动电路，其特征在于，所述左端口驱动电路包括第一逻辑控制器、第二逻辑控制器、第一通用数字逻辑驱动器、第二通用数字逻辑驱动器、第一高速低压差驱动器、第二高速低压差驱动器、第一驱动电流发生部、第二驱动电流发生部；所述第一逻辑控制器的输入端输入第一信号，所述第一逻辑控制器的第一输出端与所述第一通用数字逻辑驱动器的控制端连接，所述第一逻辑控制器的第二输出端与所述第一高速低压差驱动器的控制端连接，所述第二逻辑控制器的输入端输入第二信号，所述第二逻辑控制器的第一输出端与所述第二通用数字逻辑驱动器的控制端连接，所述第二逻辑控制器的第二输出端与所述第二高速低压差驱动器的控制端连接；所述第一通用数字逻辑驱动器的一端作为所述IO驱动电路的左端口，所述第一通用数字逻辑驱动器的另一端与所述第二通用数字逻辑驱动器的一端连接，所述第二通用数字逻辑驱动器的另一端接数字地；所述第一驱动电流发生部连接所述第一高速低压差驱动器的第一端，所述第一高速低压差驱动器的另一端连接所述第二高速低压差驱动器的一端，所述第二高速低压差驱动器的另一端通过所述第二驱动电流发生部接数字地。

3.根据权利要求2所述的一种IO驱动电路，其特征在于，所述右端口驱动电路包括第三逻辑控制器、第四逻辑控制器、第三通用数字逻辑驱动器、第四通用数字逻辑驱动器、第三高速低压差驱动器、第四高速低压差驱动器、第三驱动电流发生部、第四驱动电流发生部；所述第三逻辑控制器的输入端输入第三信号，所述第三逻辑控制器的第一输出端与所述第三通用数字逻辑驱动器的控制端连接，所述第三逻辑控制器的第二输出端与所述第三高速低压差驱动器的控制端连接，所述第四逻辑控制器的输入端输入第四信号，所述第四逻辑控制器的第一输出端与所述第四通用数字逻辑驱动器的控制端连接，所述第四逻辑控制器的第二输出端与所述第四高速低压差驱动器的控制端连接；所述第三通用数字逻辑驱动器的一端作为所述IO驱动电路的右端口，所述第三通用数字逻辑驱动器的另一端与所述第四通用数字逻辑驱动器的一端连接，所述第四通用数字逻辑驱动器的另一端接数字地；所述第三驱动电流发生部连接所述第三高速低压差驱动器的第一端，所述第三高速低压差驱动器的另一端连接所述第四高速低压差驱动器的一端，所述第四高速低压差驱动器的另一端通过所述第四驱动电流发生部接数字地。

4.根据权利要求3所述的一种IO驱动电路，其特征在于，所述第一驱动电流发生部与所述第一高速低压差驱动器连接的节点形成所述IO驱动电路的第一内部节点；所述第二高速低压差驱动器与所述第二驱动电流发生部连接的节点形成所述IO驱动电路的第二内部节点；所述第一通用数字逻辑驱动器与所述第二通用数字逻辑驱动器连接的节点和所述第一高速低压差驱动器与第二高速低压差驱动器连接的节点短接，形成所述IO驱动电路的第三内部节点；所述第三驱动电流发生部与所述第三高速低压差驱动器连接的节点形成所述IO驱动电路的第四内部节点；所述第四高速低压差驱动器与所述第四驱动电流发生部连接的节点形成所述IO驱动电路的第五内部节点；所述第三通用数字逻辑驱动器与所述第四通用数字逻辑驱动器连接的节点和所述第三高速低压差驱动器与第四高速低压差驱动器连接的节点短接，形成所述IO驱动电路的第六内部节点。

5.根据权利要求4所述的一种IO驱动电路，其特征在于，所述第一开关的一端连接所述第一内部节点，所述第一开关的另一端连接所述第四内部节点；所述第二开关的一端连接所述第二内部节点，所述第二开关的另一端连接所述第五内部节点。

6.根据权利要求5所述的一种IO驱动电路，其特征在于，所述第三内部节点通过负载电阻与所述第六内部节点连接。

7.根据权利要求6所述的一种IO驱动电路，其特征在于，将所述第一驱动电流发生部、第二驱动电流发生部、第三驱动电流发生部、第四驱动电流发生部分为两个相对独立的部分，通过所述第一开关、第二开关实现隔离。

8.根据权利要求7所述的一种IO驱动电路，其特征在于，在所述逻辑控制器与所述通用数字逻辑驱动器之间设置有模式调节电路，所述模式调节电路可以控制所述通用数字逻辑驱动器工作于通用数字逻辑驱动模式或工作于差动电流驱动模式。

9.根据权利要求8所述的一种IO驱动电路，其特征在于，当所述通用数字逻辑驱动器工作于通用数字逻辑驱动模式时，所述第一开关与所述第二开关均断开，当所述通用数字逻辑驱动器工作于差动电流驱动模式时，所述第一开关与所述第二开关均闭合。