CN109494287B - 微发光二极管结构及微发光二极管的制造方法 - Google Patents

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Abstract

一种微发光二极管结构及微发光二极管的制造方法。微发光二极管结构包含固晶基板、粘着层、未掺杂III‑V族半导体层、N型III‑V族半导体层、发光层、以及P型III‑V族半导体层。粘着层设置于固晶基板上。未掺杂III‑V族半导体层设置于粘着层上，且粘着层夹设于固晶基板与未掺杂III‑V族半导体层之间。N型III‑V族半导体层设置于未掺杂III‑V族半导体层上。发光层设置于N型III‑V族半导体层上。P型III‑V族半导体层设置于N型III‑V族半导体层上，且发光层位于N型III‑V族半导体层与P型III‑V族半导体层之间。此微发光二极管结构可以降低制程加工的成本。

Description

微发光二极管结构及微发光二极管的制造方法
技术领域
本发明是有关一种微发光二极管结构及一种微发光二极管的制造方法。
背景技术
微发光二极管(micro light emitting diode，micro LED)是将传统发光二极管的尺寸降至微米(μm)等级，且目标良率需达到99％。然而，微发光二极管制程目前面临相当多的技术挑战，其中巨量转移(Mass Transfer)技术是最困难的关键制程。此外，还包括设备的精密度、转移良率、转移时间、可重工性(rework property)及加工成本等诸多技术难题亟需解决。
发明内容
本发明的一方面是提供一种微发光二极管结构。此微发光二极管结构包含固晶基板、粘着层、未掺杂III-V族半导体层、N型III-V族半导体层、发光层、以及P型III-V族半导体层。粘着层设置于固晶基板上。未掺杂III-V族半导体层设置于粘着层上，且粘着层夹设于固晶基板与未掺杂III-V族半导体层之间。N型III-V族半导体层设置于未掺杂III-V族半导体层上。发光层设置于N型III-V族半导体层上。P型III-V族半导体层设置于N型III-V族半导体层上，且发光层位于N型III-V族半导体层与P型III-V族半导体层之间。
根据本发明某些实施方式，未掺杂III-V族半导体层、N型III-V族半导体层、发光层、以及P型III-V族半导体层具有一总厚度为1um至5um。
根据本发明某些实施方式，微发光二极管结构还包含绝缘层。绝缘层至少覆盖未掺杂III-V族半导体层的侧壁、N型III-V族半导体层的侧壁、发光层的侧壁、以及P型III-V族半导体层的侧壁。
根据本发明某些实施方式，绝缘层具有一厚度为
Figure GDA0002848198740000011
至
Figure GDA0002848198740000012
根据本发明某些实施方式，绝缘层具有一延伸部，此延伸部由未掺杂III-V族半导体层的侧壁与粘着层的交接处延伸出，且位于粘着层上。
根据本发明某些实施方式，绝缘层具有一延伸部。
本发明的一方面是提供一种微发光二极管的制造方法，首先提供基板，并形成III-V族半导体叠层于基板上方。接着，形成牺牲层于III-V族半导体叠层上，使得III-V族半导体叠层位于基板与牺牲层之间。形成微发光二极管结构于牺牲层上，且微发光二极管结构的底面宽度小于牺牲层的顶表面宽度，以暴露牺牲层顶表面的一部分。形成绝缘层连续地覆盖III-V族半导体叠层、牺牲层、微发光二极管结构、以及牺牲层顶表面的所述部分。移除位于牺牲层顶表面的所述部分上的绝缘层，以暴露牺牲层顶表面的所述部分。继续移除牺牲层，使得绝缘层的一部分形成支撑架。此支撑架将微发光二极管结构悬空地支撑于III-V族半导体叠层上方。最后，使绝缘层的支撑架断裂，而形成单独的微发光二极管。
根据本发明某些实施方式，牺牲层包含第一N型III-V族半导体层。第一N型III-V族半导体层具有第一硅掺杂浓度大于3x1019cm-3。
根据本发明某些实施方式，III-V族半导体叠层包含第二N型III-V族半导体层。第二N型III-V族半导体层具有第二硅掺杂浓度为1x1018cm-3至1x1019cm-3。
根据本发明某些实施方式，微发光二极管包含第三N型III-V族半导体层。第三N型III-V族半导体层具有第三硅掺杂浓度为1x1018cm-3至1x1019cm-3。
根据本发明某些实施方式，绝缘层具有一厚度为
Figure GDA0002848198740000021
至
Figure GDA0002848198740000022
根据本发明某些实施方式，使绝缘层的支撑架断裂后，将单独的微发光二极管设置于固晶基板上。
附图说明
本发明的上述和其他方面、特征及其他优点参照说明书内容并配合附加附图得到更清楚的了解，其中：
图1绘示本发明某些实施方式的微发光二极管结构的剖面示意图；
图2绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图3绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图4绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图5绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图6绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图7绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图8绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图9绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图10绘示本发明某些实施方式的微发光二极管在制程某一阶段的剖面示意图；
图11绘示本发明某些实施方式的微发光二极管结构的剖面示意图。
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施方式，附图中相同的号码代表相同或相似的元件。
图1是绘示出本发明某些实施方式的微发光二极管结构的剖面示意图。请参阅图1，微发光二极管结构100包含固晶基板110、粘着层120、未掺杂III-V族半导体层130、N型III-V族半导体层140、发光层150、以及P型III-V族半导体层160。如图1所示，粘着层120设置于固晶基板110上。在本发明的某些实施方式中，固晶基板110可以为硬式印刷电路板、高热导系数铝基板、陶瓷基板、软式印刷电路板、金属复合材料板、发光基板或具有诸如晶体管或集成电路(ICs)的功能元件的半导体基板。在本发明的某些实施方式中，粘着层120的材料可包含绝缘胶、导电胶和/或金属。举例来说，粘着层120的材料可为绝缘胶，例如环氧树脂或硅胶；粘着层120的材料可为导电胶，例如混合银粉的环氧树脂；粘着层120的材料可为金属，例如铜、铝、锡和/或锌，但不以此为限。
如图1所示，未掺杂III-V族半导体层130设置于粘着层120上，且粘着层120夹设于固晶基板110与未掺杂III-V族半导体层130之间。在本发明的某些实施方式中，未掺杂III-V族半导体层130可以为任何III-V族半导体层，例如其材料可包含GaN、AlN、InN、InP、GaAs、InGaAlN、InGaAlP、InGaAlAs、GaAlPAs或其组合。在本发明的一实施例中，未掺杂III-V族半导体层130是为未掺杂GaN半导体层。
继续参照图1，N型III-V族半导体层140设置于未掺杂III-V族半导体层130上，而发光层150设置于N型III-V族半导体层140上。P型III-V族半导体层160设置于N型III-V族半导体层140上，且发光层150位于N型III-V族半导体层140与P型III-V族半导体层160之间。在本发明的某些实施方式中，N型III-V族半导体层140可以为上述III-V族半导体层经IVA族元素(例如硅等)掺杂后而形成。在本发明的一实施例中，N型III-V族半导体层140是为硅掺杂GaN半导体层。在本发明的某些实施方式中，发光层150可为多层量子井(multiplequantum well)。在本发明的某些实施方式中，P型III-V族半导体层160可以为上述III-V族半导体层经IIA族元素(例如铍、镁、钙或锶等)掺杂后而形成。在本发明的一实施例中，P型III-V族半导体层160是为镁掺杂GaN半导体层。
在本发明的某些实施方式中，微发光二极管结构100中的未掺杂III-V族半导体层130、N型III-V族半导体层140、发光层150、以及P型III-V族半导体层160具有一总厚度H为1um至5um。
请先参照图11，其绘示本发明某些实施方式的微发光二极管结构的剖面示意图。如图11所示，微发光二极管结构400进一步可包含绝缘层290。此绝缘层290至少覆盖未掺杂III-V族半导体层130的侧壁、N型III-V族半导体层140的侧壁、发光层150的侧壁、以及P型III-V族半导体层160的侧壁。在本发明的某些实施方式中，绝缘层290所使用的材料可以是氧化硅、氮化硅、氮氧化硅、环氧树脂(epoxy)或其它合适的绝缘材料。在本发明的某些实施方式中，绝缘层290具有一厚度为
Figure GDA0002848198740000041
至
Figure GDA0002848198740000042
根据多个实施例，当绝缘层290的厚度大于某一数值，例如
Figure GDA0002848198740000043
会导致制造成本增加。反之，当绝缘层290的厚度小于某一数值，例如
Figure GDA0002848198740000044
则会造成在制程中所提供的支撑力不足，下文将更详细叙述。因此，绝缘层290的厚度可例如为
Figure GDA0002848198740000045
Figure GDA0002848198740000051
Figure GDA0002848198740000052
或
Figure GDA0002848198740000053
值得注意的是，绝缘层290进一步可以具有一延伸部292c。在某些实施方式中，绝缘层290的延伸部292c沿着与上述侧壁的法线向量平行的方向从未掺杂III-V族半导体层240的侧壁与粘着层120的交接处延伸至粘着层120上。此延伸部292c可以用以增加固晶的接着面积。
本发明的另一态样是提供一种微发光二极管的制造方法。图2至图11绘示本发明某些实施方式的微发光二极管的制造方法在不同制程阶段的剖面示意图。请参照图2，首先提供基板210，并于基板210上形成第一未掺杂III-V族半导体层222。在本发明的某些实施方式中，基板210可包含任何适合的基板，例如硅基板、SiC基板、GaAs基板、GaN基板及蓝宝石(Al2O3)基板，但不以此为限。在本发明的某些实施方式中，第一未掺杂III-V族半导体层222可以为任何III-V族半导体层，例如其材料可包含GaN、AlN、InN、InP、GaAs、InGaAlN、InGaAlP、InGaAlAs、GaAlPAs或其组合。在本发明的一实施例中，第一未掺杂III-V族半导体层222是为未掺杂GaN半导体层。在本发明的某些实施方式中，第一未掺杂III-V族半导体层222可以利用有机金属化学气相沉积法(metal organic chemical-vapor deposition，MOCVD)、液相磊晶法(Liquid Phase Epitaxy，LPE)或分子束磊晶法(Molecular Beamepitaxy，MBE)形成在基板210上方。
接着，请参照图3，在第一未掺杂III-V族半导体层222上形成第一N型III-V族半导体层224。在本发明的某些实施方式中，第一N型III-V族半导体层224可以由上述III-V族半导体层经IVA族元素(例如硅等)掺杂后而形成。详细的说，可以使用离子植入的方式来形成N型III-V族半导体层224。在本发明的一实施例中，N型III-V族半导体层224是为硅掺杂GaN半导体层。在本发明的某些实施方式中，第一N型III-V族半导体层224可以利用有机金属化学气相沉积法、液相磊晶法或分子束磊晶法形成在第一未掺杂III-V族半导体层222上方。
请参照图4，继续在第一N型III-V族半导体层224上形成第二未掺杂III-V族半导体层226。在本发明的某些实施方式中，第二未掺杂III-V族半导体层226的材料可以和第一未掺杂III-V族半导体层222的材料相同或相似。在本发明的一实施例中，第二未掺杂III-V族半导体层226是为未掺杂GaN半导体层。在本发明的某些实施方式中，形成第二未掺杂III-V族半导体层226的方法可以和形成第一未掺杂III-V族半导体层222的方法相同或相似。在本发明的某些实施方式中，第一未掺杂III-V族半导体层222、第一N型III-V族半导体层224、以及第二未掺杂III-V族半导体层226可定义为III-V族半导体叠层220。
在某些实施例中，III-V族半导体叠层220中的第一N型III-V族半导体层224的硅掺杂浓度为1×1018cm-3至1×1019cm-3。上述第一N型III-V族半导体层224的硅掺杂浓度范围具有特别的技术功效，下文将更详细叙述。举例来说，III-V族半导体叠层220中的第一N型III-V族半导体层224的硅掺杂浓度可例如为2×1018cm-3、3×1018cm-3、4×1018cm-3、5×1018cm-3、6×1018cm-3、7×1018cm-3、8×1018cm-3或9×1018cm-3。
请参阅图5，继续在III-V族半导体叠层220上形成牺牲层230，使得III-V族半导体叠层220位于基板210与牺牲层230之间。在本发明的某些实施方式中，牺牲层230包含第二N型III-V族半导体层。在本发明的某些实施方式中，牺牲层230的材料可以与III-V族半导体叠层220中的第一N型III-V族半导体层224的材料相同或相似。具体的说，牺牲层230可包含硅掺杂III-V族半导体层。在本发明的一实施例中，牺牲层230为硅掺杂的GaN半导体层。更精确地说，牺牲层230中硅掺杂浓度大于3×1019cm-3，用以在后续电化学选择性蚀刻制程中将电流集中至牺牲层230，并加速蚀刻牺牲层230的速率。在本发明的某些实施方式中，牺牲层230可以利用有机金属化学气相沉积(MOCVD)法、液相磊晶(LPE)法或分子束磊晶(MBE)法形成在III-V族半导体叠层220上。
请接着参照图6至图8，图6至图8绘示形成微发光二极管结构300(标示在图8)于牺牲层230上的详细步骤。请参照图6，在牺牲层230上形成第三未掺杂III-V族半导体层240。在本发明的某些实施方式中，第三未掺杂III-V族半导体层240的材料可以与第一未掺杂III-V族半导体层222和第二未掺杂III-V族半导体层226的材料相同或相似。在本发明的一实施例中，第三未掺杂III-V族半导体层240是为未掺杂GaN半导体层。在本发明的某些实施方式中，形成第三未掺杂III-V族半导体层240的方法可以与形成第一未掺杂III-V族半导体层222和形成第二未掺杂III-V族半导体层226的方法相同或相似。值得注意的是，第三未掺杂III-V族半导体层240的底面宽度240W小于牺牲层230的顶表面宽度230W，以暴露牺牲层230的顶表面的一部分230a。
请参照图7，在第三未掺杂III-V族半导体层240上形成第三N型III-V族半导体层250。在本发明的某些实施方式中，第三N型III-V族半导体层250可以由上述III-V族半导体层经IVA族元素(例如硅等)掺杂后而形成。详细的说，可以使用离子植入的方式来形成第三N型III-V族半导体层250。在本发明的一实施例中，第三N型III-V族半导体层250是为硅掺杂GaN半导体层。更精确地说，第三N型III-V族半导体层250的硅掺杂浓度为1×1018cm-3至1×1019cm-3。根据多个实施例，当第三N型III-V族半导体层250的硅掺杂浓度大于某一数值，例如1×1019cm-3，会使得第三N型III-V族半导体层250具有导体(例如金属)的性质，而丧失半导体本身可随外加电场而改变的导电性质。反之，第三N型III-V族半导体层250的硅掺杂浓度小于某一数值，例如1×1018cm-3，则无法提供足量的自由电子，进而影响微发光二极管整体的光电转换效率。因此，第三N型III-V族半导体层250的硅掺杂浓度可例如为2×1018cm-3、3×1018cm-3、4×1018cm-3、5×1018cm-3、6×1018cm-3、7×1018cm-3、8×1018cm-3或9×1018cm-3。在本发明的某些实施方式中，第三N型III-V族半导体层250可以利用有机金属化学气相沉积法、液相磊晶法或分子束磊晶法形成在第三未掺杂III-V族半导体层240上方。如图7所示，第三N型III-V族半导体层250的剖面轮廓是呈现出阶梯状，且第三N型III-V族半导体层250的底面宽度与第三未掺杂III-V族半导体层240的底面宽度240大致相同。
请参照图8，在第三N型III-V族半导体层250上依序形成发光层260以及P型III-V族半导体层270。具体的说，发光层260部分地覆盖第三N型III-V族半导体层250的顶表面，以露出第三N型III-V族半导体层250的顶表面的一部份250b。接着，P型III-V族半导体层270是完全覆盖发光层260。在本发明的某些实施方式中，发光层260可为多层量子井(multiple quantum well)。在本发明的某些实施方式中，P型III-V族半导体层270可以为上述III-V族半导体层经IIA族元素(例如铍、镁、钙或锶等)掺杂后而形成。在本发明的一实施例中，P型III-V族半导体层270是为镁掺杂GaN半导体层。在本发明的某些实施方式中，发光层260可以利用有机金属化学气相沉积(MOCVD)法、液相磊晶(LPE)法或分子束磊晶(MBE)法形成在第三N型III-V族半导体层250上。在本发明的某些实施方式中，P型III-V族半导体层270同样可以利用有机金属化学气相沉积(MOCVD)法、液相磊晶(LPE)法或分子束磊晶(MBE)法形成在发光层260上。
继续参照图8。在本发明的某些实施方式中，第三未掺杂III-V族半导体层240、第三N型III-V族半导体层250、发光层260、以及P型III-V族半导体层270具有一总厚度H为5微米(um)至1um。根据多个实施例，当总厚度H大于某一数值，例如90um，代表此发光二极管结构已不属于微发光二极管的开发世代。反之，当总厚度H小于某一数值，例如1um，则会增加制程的困难度。因此，总厚度H可例如为2um、3um或4um。在本发明的某些实施方式中，可将第三未掺杂III-V族半导体层240、第三N型III-V族半导体层250、发光层260、以及P型III-V族半导体层270定义为微发光二极管结构300。
请参照图9，微发光二极管结构300可以进一步包含一对电极280，分别形成于P型III-V族半导体层270的顶表面和第三N型III-V族半导体层250的暴露的顶表面250b(标示于图8中)。在本发明的某些实施方式中，这些电极280的材料可以为高功函数金属(例如Ni、Au、Ag、Pd和/或Pt)。接着，形成绝缘层290连续地全面覆盖基板210上方的III-V族半导体叠层220、牺牲层230、微发光二极管结构300、电极280、以及牺牲层230的顶表面的一部分230a。在本发明的某些实施方式中，绝缘层290的材料如前文所述，在此不再赘述。在本发明的某些实施方式中，可以使用化学气相沉积法、印刷、涂布或其他合适的方法来形成绝缘层290。具体的说，绝缘层290具有一厚度为
Figure GDA0002848198740000081
至
Figure GDA0002848198740000082
根据多个实施例，当绝缘层290的厚度大于某一数值，例如
Figure GDA0002848198740000083
会导致制造成本增加。反之，当绝缘层290的厚度小于某一数值，例如
Figure GDA0002848198740000084
则会造成在制程中所提供的支撑力不足。因此，绝缘层290的厚度可例如为
Figure GDA0002848198740000085
继续参照图9，搭配微影蚀刻制程，蚀刻移除位于牺牲层230顶表面的一部分230a上的绝缘层290以及与该顶表面的一部分230a相邻的III-V族半导体叠层220的侧壁，以暴露牺牲层230的顶表面的所述部分230a以及III-V族半导体叠层220的侧壁，并同时蚀刻移除电极280上方的绝缘层290，以暴露这些电极280。
请参照图10。接着，使用电化学选择性蚀刻溶液来蚀刻牺牲层230。在某些实施方式中，电化学选择性蚀刻溶液是经由牺牲层230的顶表面所述的暴露部分230a将牺牲层230完全蚀刻。举例来说，电化学蚀刻溶液可以为硫酸(sulfuric acid，H2SO4)溶液、硝酸(nitric acid，HNO3)溶液、磷酸(phosphoric acid，H3PO4)溶液、氢氧化钠(sodiumhydroxide，NaOH)溶液、氢氧化钾(potassium hydroxide，KOH)溶液、氨(ammonia，NH3)溶液或其他合适的蚀刻溶液。具体的说，将如图9所示的结构完全浸入电化学蚀刻溶液中，并将第一N型III-V族半导体层224的侧壁与阴极接触，而阳极放置于电化学蚀刻溶液中，接着，提供一外加电压来进行电化学选择性蚀刻制程。值得注意的是，如前文所述的牺牲层230的硅掺杂浓度大于3×1019cm-3，而第一N型III-V族半导体层224的硅掺杂浓度是介于1×1018cm-3与1×1019cm-3之间。根据多个实施例，当第一N型III-V族半导体层224的硅掺杂浓度大于某一数值，例如1×1019cm-3，会使得第一N型III-V族半导体层224的硅掺杂浓度大致上接近于牺牲层230的硅掺杂浓度，而导致第一N型III-V族半导体层224亦被蚀刻。反之，III-V族半导体叠层220中的第一N型III-V族半导体层224的硅掺杂浓度小于某一数值，例如1×1018cm-3，则无法在电化学蚀刻制程中提供充足的导电性。由于牺牲层230中的硅掺杂浓度大于第一N型III-V族半导体层224，因此，在电化学蚀刻制程中，电流流经牺牲层230的电流密度(相当于蚀刻速率)大于第一N型III-V族半导体层224。换句话说，电化学蚀刻溶液仅选择性地将含有硅掺杂浓度大于3×1019cm-3的牺牲层230完全蚀刻，且大致保留第一N型III-V族半导体层224不被过度蚀刻。
如图10所示，当牺牲层230被完全蚀刻后，绝缘层290的一部分会形成支撑架292，且支撑架292可将微发光二极管结构300悬空地支撑于III-V族半导体叠层220上方。具体的说，支撑架292是沿着未被蚀刻前的牺牲层230的外缘轮廓从微发光二极管结构300中的第三未掺杂N型III-V族半导体层240的侧壁延伸至III-V族半导体叠层220的侧壁。支撑架292可包含第一部分292a及第二部分292b，第一部分292a是与牺牲层230的厚度方向平行，而第二部分292b则与牺牲层230的厚度方向垂直。最后，使绝缘层290的支撑架292断裂，即可形成单独的微发光二极管300。应注意，绝缘层290的支撑架292断裂的位置可以在第一部分292a、第二部分292b、或两者的交点位置上，以形成绝缘层290的延伸部292c(标示于图11)。
在本发明的某些实施方式中，可以将此单独的微发光二极管300设置于固晶基板110上以形成如图11所示的微发光二极管结构400。此外，可以进一步在固晶基板110上先形成粘着层120后，再将此单独的微发光二极管300设置于粘着层120上，以增加两者之间的附着力。应注意，单独的微发光二极管300包含绝缘层290的延伸部292c，此延伸部292c是用以增加固晶的接着面积。有关图11所绘示的微发光二极管结构400的各种特征已记载于上文中，在此不在赘述。
与先前技术利用化学蚀刻或雷射的升离(laser lift-off，LLO)技术来使微发光二极管300与蓝宝石基板210分离的技术相比，本发明提供的微发光二极管的制造方法无需使用如LLO的高成本设备，以达到降低制程加工的成本，也可以减少微发光二极管的转移时间。此外，本发明所揭露的实施方式亦克服了微米尺寸世代中巨量转移(Mass Transfer)后良率损失的问题。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (4)

1.一种微发光二极管的制造方法，其特征在于，该方法包含:
提供一基板；
形成一III-V族半导体叠层于该基板之上；
形成一牺牲层于该III-V族半导体叠层上，使得该III-V族半导体叠层位于该基板与该牺牲层之间，其中该牺牲层包含一第一N型III-V族半导体层，且该第一N型III-V族半导体层具有一第一硅掺杂浓度大于3x1019cm-3，该III-V族半导体叠层包含一第二N型III-V族半导体层，且该第二N型III-V族半导体层具有一第二硅掺杂浓度为1x1018cm-3至1x1019cm-3；
形成一微发光二极管结构于该牺牲层上，且该微发光二极管结构的一底面宽度小于该牺牲层的一顶表面宽度，以暴露该牺牲层的一顶表面的一部分；
形成一绝缘层连续地覆盖该III-V族半导体叠层、该牺牲层、该微发光二极管结构的侧壁、以及该牺牲层的该顶表面的该部分；
移除位于该牺牲层的该顶表面的该部分上的该绝缘层，以暴露该牺牲层的该顶表面的该部分；
移除该牺牲层，使该绝缘层的一部分形成一支撑架，且该支撑架将该微发光二极管结构悬空地支撑于该III-V族半导体叠层上方；
使该绝缘层的该支撑架断裂，而形成单独的一微发光二极管。
2.根据权利要求1所述的微发光二极管的制造方法，其特征在于，该微发光二极管结构包含一第三N型III-V族半导体层，且该第三N型III-V族半导体层具有一第三硅掺杂浓度为1x1018cm-3至1x1019cm-3。
3.根据权利要求1所述的微发光二极管的制造方法，其特征在于，该绝缘层具有一厚度为
Figure FDA0002848198730000011
至
Figure FDA0002848198730000012
4.根据权利要求1所述的微发光二极管的制造方法，其特征在于，使该绝缘层的该支撑架断裂后，将单独的该微发光二极管设置于一固晶基板上。
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