CN109473079A - 像素电路、驱动方法与显示模组及其驱动方法 - Google Patents

像素电路、驱动方法与显示模组及其驱动方法 Download PDF

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Abstract

本发明提供一种像素电路、驱动方法与显示模组及其驱动方法。像素电路，包括第一像素单元和第二像素单元；第一像素单元包括第一像素电极、第一控制电路和第一显示驱动电路；第二像素单元包括第二像素电极、第二控制电路和第二显示驱动电路；第一显示驱动电路和第二显示驱动电路与同一显示控制线连接；第一显示驱动电路在显示控制信号和第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压；第二显示驱动电路在显示控制信号和第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压。本发明利于实现PPI(Pixels Per Inch，每英寸中的像素数目)，减少充电差异性，并实现窄边框。

Description

像素电路、驱动方法与显示模组及其驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及一种像素电路、驱动方法与显示模组及其驱动方法。
背景技术
现有的MIP(Memory IN Pixel，在像素中设置锁存器)像素结构包括第一像素单元和第二像素单元，第一像素单元与第一显示控制线连接，第二像素单元与第二显示控制线连接；现有的MIP像素结构采用的显示控制线的条数多，不利于实现PPI(Pixels Per Inch，每英寸中的像素数目)，不利于减少充电差异性并简化提供显示控制信号的GOA(Gate OnArray，设置于阵列基板上的栅极驱动电路)的结构。
发明内容
本发明的主要目的在于提供一种像素电路、驱动方法与显示模组及其驱动方法，解决现有技术中采用的显示控制线的数目多从而导致的不利于实现PPI(Pixels PerInch，每英寸中的像素数目)，不利于减少充电差异性，并相应的提供显示控制信号的栅极驱动电路的结构复杂，从而不利于实现窄边框的问题。
为了达到上述目的，本发明提供了一种像素电路，包括第一像素单元和第二像素单元；第一像素单元包括第一像素电极、第一控制电路和第一显示驱动电路；第二像素单元包括第二像素电极、第二控制电路和第二显示驱动电路；
所述第一显示驱动电路和所述第二显示驱动电路与同一显示控制线连接；
所述第一控制电路用于控制调节第一正相节点的电压，并锁存所述第一正相节点的电压；
所述第一显示驱动电路用于在所述显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为所述第一像素电极提供第一显示驱动电压；
所述第二控制电路用于控制调节第二正相节点的电压，并锁存所述第二正相节点的电压；
所述第二显示驱动电路用于在所述显示控制信号和所述第二正相节点的电压的控制下，为所述第二像素电极提供第二显示驱动电压。
实施时，所述第一控制电路和所述第二控制电路镜像设置于所述显示控制线两侧，所述第一显示驱动电路和所述第二显示驱动电路镜像设置于所述显示控制线两侧。
实施时，所述第一像素电极包括相互电连接的第一子像素电极和第二子像素电极；
所述第一子像素电极、所述第二像素电极和所述第二子像素电极依次排列。
实施时，所述第一显示驱动电路包括第一数据控制子电路和第一显示控制子电路；
所述第一数据控制子电路分别与所述第一正相节点、第一反相节点、数据线、黑画面信号端和第一显示控制节点连接，用于在所述第一正相节点的控制下，导通或断开所述第一显示控制节点与所述黑画面信号端之间的连接，在所述第一反相节点的控制下，控制导通或断开所述第一显示控制节点与所述数据线之间的连接；
所述第一显示控制子电路分别与所述显示控制线、所述第一显示控制节点和第一像素电极连接，用于在所述显示控制线的控制下，根据所述第一显示控制节点的电压，控制所述第一像素电极的电压。
实施时，所述第一显示控制子电路包括第一显示控制晶体管和第一存储电容；
所述第一显示控制晶体管的控制极与所述显示控制线连接，所述第一显示控制晶体管的第一极与所述第一显示控制节点连接，所述第一显示控制晶体管的第二极与所述第一存储电容的第一端连接；
所述第一存储电容的第二端与所述第一像素电极连接。
实施时，所述第二显示驱动电路包括第二数据控制子电路和第二显示控制子电路；
所述第二数据控制子电路分别与所述第二正相节点、第二反相节点、数据线、黑画面信号端和第二显示控制节点连接，用于在所述第二正相节点的控制下，导通或断开所述第二显示控制节点与所述黑画面信号端之间的连接，在所述第二反相节点的控制下，控制导通或断开所述第二显示控制节点与所述数据线之间的连接；
所述第二显示控制子电路分别与所述显示控制线、所述第二显示控制节点和第二像素电极连接，用于在所述显示控制线的控制下，根据所述第二显示控制节点的电压，控制所述第二像素电极的电压。
实施时，所述第二显示控制子电路包括第二显示控制晶体管和第二存储电容；
所述第二显示控制晶体管的控制极与所述显示控制线连接，所述第二显示控制晶体管的第一极与所述第二显示控制节点连接，所述第二显示控制晶体管的第二极与所述第二存储电容的第一端连接；
所述第二存储电容的第二端与所述第二像素电极连接。
实施时，所述第一控制电路包括第一写入控制子电路和第一锁存子电路；
所述第一写入控制子电路用于在第一写入控制线的控制下，控制数据线与所述第一正相节点之间连通；
所述第一锁存子电路用于锁存所述第一正相节点的电压，并根据第一正相节点的电压控制所述第一反相节点的电压；
所述第二控制电路包括第二写入控制子电路和第二锁存子电路；
所述第二写入控制子电路用于在第二写入控制线的控制下，控制数据线与所述第二正相节点之间连通；
所述第二锁存子电路用于锁存所述第二正相节点的电压，并根据第二正相节点的电压控制所述第二反相节点的电压。
实施时，所述第一锁存子电路包括第一反相控制电路、第一反相电路和第二反相电路；
所述第一反相控制电路分别与所述第一写入控制线、所述第一正相节点和第一控制节点连接，用于在所述第一写入控制线的控制下，导通或断开所述第一正相节点与所述第一控制节点之间的连接；
所述第一反相电路分别与所述第一正相节点和第一反相节点连接，用于控制所述第一反相节点的电压与所述第一正相节点的电压反相；
所述第二反相电路分别与所述第一控制节点和所述第一反相节点连接，用于控制所述第一控制节点的电压与所述第一反相节点的电压反相。
实施时，所述第二锁存子电路包括第二反相控制电路、第三反相电路和第四反相电路；
所述第二反相控制电路分别与所述第二写入控制线、所述第二正相节点和第二控制节点连接，用于在所述第二写入控制线的控制下，导通或断开所述第二正相节点与所述第二控制节点之间的连接；
所述第三反相电路分别与所述第二正相节点和第二反相节点连接，用于控制所述第二反相节点的电压与所述第二正相节点的电压反相；
所述第四反相电路分别与所述第二控制节点和所述第二反相节点连接，用于控制所述第二控制节点的电压与所述第二反相节点的电压反相。
本发明还提供了一种像素电路的驱动方法，用于驱动上述的像素电路，显示周期包括依次设置的数据写入阶段和显示时间段，所述数据写入阶段包括第一数据写入时间段和第二数据写入时间段；所述像素电路的驱动方法包括：
在所述第一数据写入时间段，第一控制电路控制调节第一正相节点的电压；
在所述第二数据写入时间段，第二控制电路控制调节第二正相节点的电压；
在所述显示时间段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；第一显示驱动电路在显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，第二显示驱动电路用于在所述显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压。
本发明还提供了一种显示模组，包括N行多列上述的像素电路；N为大于1的整数。
所述显示模组还包括N行显示控制线；
位于第n行的像素电路中的第一像素单元和位于第n行的像素电路中的第二像素单元都与第n行显示控制线连接；
n为小于或等于N的正整数。
实施时，所述显示模组还包括2N行写入控制线；
位于第n行的像素电路中的第一像素单元与第2n-1行写入控制线连接，位于第n行的像素电路中的第二像素单元与第2n行写入控制线连接。
本发明还提供了一种显示模组的驱动方法，用于驱动上述的显示模组，在黑白画面显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压，所述显示模组包括的所有行显示控制线都打开，所述显示模组中的所有像素电路中的第一显示驱动电路在相应的所述显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，所述显示模组中的所有像素电路中的第二显示驱动电路用于在相应的所述显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
本发明还提供了一种显示模组的驱动方法，用于驱动上述的显示模组，在灰阶显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段，所述显示阶段包括依次设置的N个显示时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；
在第n显示时间段，所述显示模组包括的第n行显示控制线打开，以控制位于第n行的像素电路中的第一像素单元中的第一显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，并控制位于第n行的像素电路中的第二像素单元中的第二显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
与现有技术相比，本发明所述的像素电路、驱动方法与显示模组及其驱动方法可以减少采用一条显示控制线，节省显示控制线走线空间，可以将显示面板的像素间距做的更小，提升PPI；并通过第一像素单元和第二像素单元被同一显示控制线GateB控制，可以减少其充电差异性；并本发明实施例减少一条显示控制线，因此相应的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)需要输出的显示控制信号个数变少，从GOA输出来讲可用减少一级GOA单元的输出，节省显示面板边框空间，可用使得显示面板的边框变窄。
附图说明
图1是本发明实施例所述的像素电路的结构图；
图2A是本发明实施例所述的像素电路包括第一像素电极和第二像素电极P2的排列关系示意图；
图2B是图2A所示的像素电路实现的第一个灰阶的示意图；
图2C是图2A所示的像素电路实现的第二个灰阶的示意图；
图2D是图2A所示的像素电路实现的第三个灰阶的示意图；
图2E是图2A所示的像素电路实现的第四个灰阶的示意图；
图3是本发明实施例所述的像素电路中的第一显示驱动电路的结构示意图；
图4是本发明实施例所述的像素电路中的第二显示驱动电路的结构示意图；
图5是本发明另一实施例所述的像素电路的结构图；
图6是本发明又一实施例所述的像素电路的结构图；
图7是本发明再一实施例所述的像素电路的结构图；
图8是本发明所述的像素电路中的第一像素单元的一具体实施例的电路图；
图9是本发明所述的像素电路的一具体实施例的电路图；
图10是本发明如图9所示的像素电路的具体实施例在显示黑白画面时的工作时序图；
图11是本发明如图9所示的像素电路的具体实施例在显示灰阶画面时的工作时序图；
图12是本发明所述的显示模组中的阵列基板的一实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的像素电路包括第一像素单元和第二像素单元；第一像素单元包括第一像素电极P1、第一控制电路11和第一显示驱动电路12；第二像素单元包括第二像素电极P2、第二控制电路21和第二显示驱动电路22；
所述第一显示驱动电路12和所述第二显示驱动电路22与同一显示控制线GateB连接；
所述第一控制电路11用于控制调节第一正相节点Q1的电压，并锁存所述第一正相节点Q1的电压；
所述第一显示驱动电路12用于在所述显示控制线GataB输入的显示控制信号和所述第一正相节点Q1的电压的控制下，为所述第一像素电极P1提供第一显示驱动电压；
所述第二控制电路21用于控制调节第二正相节点Q2的电压，并锁存所述第二正相节点Q2的电压；
所述第二显示驱动电路22用于在所述显示控制信号和所述第二正相节点Q2的电压的控制下，为所述第二像素电极P2提供第二显示驱动电压。
本发明实施例所述的像素电路包括两个像素单元，并两个像素单元共用一显示控制线GateB；第一像素单元中的第一控制电路并锁存所述第一正相节点的电压，第二像素单元中的第二控制电路锁存所述第二正相节点的电压，所述第一像素单元和所述第二像素单元为MIP(Memory IN Pixel，在像素中设置锁存器)像素单元；本发明实施例所述的像素电路可以减少采用一条显示控制线，节省显示控制线走线空间，可以将显示面板的PixelPitch(像素间距)做的更小，提升PPI(Pixels Per Inch，每英寸中的像素数目)；并通过第一像素单元和第二像素单元被同一显示控制线GateB控制，可以减少其充电差异性；并本发明实施例减少一条显示控制线，因此相应的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)需要输出的显示控制信号个数变少，从GOA输出来讲可用减少一级GOA单元的输出，节省显示面板边框空间，可用使得显示面板的边框变窄。
本发明如图1所示的像素电路的实施例在工作时，显示周期包括依次设置的数据写入阶段和显示时间段，所述数据写入阶段包括第一数据写入时间段和第二数据写入时间段；
在所述第一数据写入时间段，第一控制电路11控制调节第一正相节点Q1的电压；
在所述第二数据写入时间段，第二控制电路21控制调节第二正相节点Q2的电压；
在所述数据写入阶段和所述显示时间段，所述第一控制电路11锁存所述第一正相节点Q1的电压，所述第二控制电路21锁存所述第二正相节点Q2的电压；
在所述显示时间段，第一显示驱动电路12在显示控制线输入的显示控制信号和所述第一正相节点Q1的电压的控制下，为第一像素电极P1提供第一显示驱动电压，第二显示驱动电路22用于在所述显示控制信号和所述第二正相节点Q2的电压的控制下，为第二像素电极P2提供第二显示驱动电压。
本发明实施例所述的像素电路在工作时，第一控制电路调节并锁存第一正相节点的电压，第二控制电路调节并锁存第二正相节点的电压，第一显示驱动电路和第二显示驱动电路在同一所述显示控制信号的控制下进行显示控制。
优选的，所述第一控制电路和所述第二控制电路镜像设置于所述显示控制线两侧，所述第一显示驱动电路和所述第二显示驱动电路镜像设置于所述显示控制线两侧。
在优选情况下，第一控制电路和第二控制电路镜像设置，所述第一显示驱动电路和所述第二显示驱动电路镜像设置，以能够方便的共用同一显示控制线，下面将结合具体的电路结构来像素说明。
在具体实施时，所述第一像素电极可以包括相互电连接的第一子像素电极和第二子像素电极；
所述第一子像素电极、所述第二像素电极和所述第二子像素电极依次排列。
如图2A所示，本发明实施例所述的像素电路包括第一像素电极和第二像素电极P2，第一像素电极包括第一子像素电极P11和第二子像素电极P12；所述第一子像素电极P11和所述第二子像素电极P12相互电连接；
所述第一子像素电极P11、所述第二像素电极P2和所述第二子像素电极P12从上至下依次设置；
第一子像素电极P11对应的显示区域和第二子像素电极P12对应的显示区域构成LPB(Large Pixel Bit，大像素区域)，所述第二像素电极P2对应的显示区域为SPB(SmallPixel Bit，小像素区域)，LPB占整个显示区域的2/3，SPB占整个显示区域的1/3；
第一像素单元包括的第一控制电路和第一显示控制电路控制第一子像素电极P11的电压和所述第二子像素电极P12的电压，从而对LPB进行显示控制；第二像素单元包括的第二控制电路和第二显示控制电路控制第二像素电极P2的电压，从而对SPB进行显示控制；则一个像素电路可以实现四个灰阶：如图2B所示，LPB亮、SPB亮；如图2C所示，LPB亮、SPB暗；如图2D所示，LPB暗、SPB亮；如图2E所示，LPB暗、SPB暗；所述像素电路可以为红色亚像素电路、绿色亚像素电路或蓝色亚像素电路；则若一个像素包括红色亚像素电路、绿色亚像素电路和蓝色亚像素电路，则该像素可以实现64个灰阶，实现64种颜色。
在具体实施时，如图3所示，所述第一显示驱动电路可以包括第一数据控制子电路121和第一显示控制子电路122；
所述第一数据控制子电路121分别与所述第一正相节点Q1、所述第一反相节点Q1’、数据线Data、黑画面信号端FRP和第一显示控制节点N1连接，用于在所述第一正相节点Q1的控制下，导通或断开所述第一显示控制节点N1与所述黑画面信号端FRP之间的连接，在所述第一反相节点Q1’的控制下，控制导通或断开所述第一显示控制节点N1与所述数据线Data之间的连接；
所述第一显示控制子电路122分别与所述显示控制线GateB、所述第一显示控制节点N1和第一像素电极P1连接，用于在所述显示控制线GateB的控制下，根据所述第一显示控制节点N1的电压，控制所述第一像素电极P1的电压。
本发明如图3所示的第一显示驱动电路的实施例在工作时，在显示时间段，第一数据控制子电路121控制N1与黑画面信号端FRP或数据线Data之间连通，以控制N1的电压，第一显示控制子电路122在显示控制线GateB的控制下，根据N1的电压，控制P1的电压，从而进行显示控制。
具体的，所述第一显示控制子电路可以包括第一显示控制晶体管和第一存储电容；
所述第一显示控制晶体管的控制极与所述显示控制线连接，所述第一显示控制晶体管的第一极与所述第一显示控制节点连接，所述第一显示控制晶体管的第二极与所述第一存储电容的第一端连接；
所述第一存储电容的第二端与所述第一像素电极连接。
具体的，所述第一数据控制子电路可以包括第一数据控制晶体管和第二数据控制晶体管，其中，
所述第一数据控制晶体管的控制极与所述第一正相节点连接，所述第一数据控制晶体管的第一极与所述黑画面信号端连接，所述第一数据控制晶体管的第二极与所述第一显示控制节点连接；
所述第二数据控制晶体管的控制极与所述第一反相节点连接，所述第二数据控制晶体管的第一极与所述第一显示控制节点连接，所述第二数据控制晶体管的第二极与所述数据线连接。
在具体实施时，如图4所示，所述第二显示驱动电路可以包括第二数据控制子电路221和第二显示控制子电路222；
所述第二数据控制子电路221分别与所述第二正相节点Q2、所述第二反相节点Q2’、数据线Data、黑画面信号端FRP和第二显示控制节点N2连接，用于在所述第二正相节点Q2的控制下，导通或断开所述第二显示控制节点N2与所述黑画面信号端FRP之间的连接，在所述第二反相节点Q2’的控制下，控制导通或断开所述第二显示控制节点N2与所述数据线Data之间的连接；
所述第二显示控制子电路222分别与所述显示控制线GateB、所述第二显示控制节点N2和第二像素电极P2连接，用于在所述显示控制线GateB的控制下，根据所述第二显示控制节点N2的电压，控制所述第二像素电极P2的电压。
本发明如图4所示的第二显示驱动电路的实施例在工作时，在显示时间段，第二数据控制子电路221控制N2与黑画面信号端FRP或数据线Data之间连通，以控制N2的电压，第二显示控制子电路222在显示控制线GateB的控制下，根据N2的电压，控制P2的电压，从而进行显示控制。
具体的，所述第二显示控制子电路可以包括第二显示控制晶体管和第二存储电容；
所述第二显示控制晶体管的控制极与所述显示控制线连接，所述第二显示控制晶体管的第一极与所述第二显示控制节点连接，所述第二显示控制晶体管的第二极与所述第二存储电容的第一端连接；
所述第二存储电容的第二端与所述第二像素电极连接。
具体的，所述第二数据控制子电路可以包括第三数据控制晶体管和第四数据控制晶体管，其中，
所述第三数据控制晶体管的控制极与所述第二正相节点连接，所述第二数据控制晶体管的第一极与所述黑画面信号端连接，所述第二数据控制晶体管的第二极与所述第二显示控制节点连接；
所述第四数据控制晶体管的控制极与所述第二反相节点连接，所述第四数据控制晶体管的第一极与所述第二显示控制节点连接，所述第四数据控制晶体管的第二极与所述数据线连接。
在具体实施时，如图5所示，在图1所示的像素电路的实施例的基础上，所述第一控制电路可以包括第一写入控制子电路111和第一锁存子电路112；
所述第一写入控制子电路111用于在第一写入控制线GateA1的控制下，控制数据线Data与所述第一正相节点Q1之间连通；
所述第一锁存子电路112用于锁存所述第一正相节点Q1的电压，并根据第一正相节点Q1的电压控制所述第一反相节点Q1’的电压；
所述第一显示驱动电路12还与所述第一反相节点Q1’连接；
所述第二控制电路包括第二写入控制子电路211和第二锁存子电路212；
所述第二写入控制子电路211用于在第二写入控制线GateA2的控制下，控制数据线Data与所述第二正相节点Q2之间连通；
所述第二锁存子电路212用于锁存所述第二正相节点Q2的电压，并根据第二正相节点Q2的电压控制所述第二反相节点Q2’的电压；
所述第二显示驱动电路22还与所述第二反相节点Q2’连接。
本发明如图5所示的像素电路的实施例在工作时，在第一数据写入时间段，GateA1打开，控制将Data上的电压写入Q1，以控制调节Q1的电压；在第二数据写入时间段，GateA2打开，控制将Data上的电压写入Q2，以控制调节Q2的电压；在数据写入阶段，第一锁存子电路112锁存Q1的电压，并根据Q1的电压控制Q1’的电压，第二锁存子电路212锁存Q2的电压，并根据Q2的电压控制Q2’的电压。
具体的，当Q1的电压为高电压时，第一锁存子电路112控制Q1’的电压为低电压；当Q1的电压为低电压时，所述第一锁存子电路112控制Q1’的电压为高电压；当Q2的电压为高电压时，第二锁存子电路212控制Q2’的电压为低电压；当Q2的电压为低电压时，所述第二锁存子电路212控制Q2’的电压为高电压。
在具体实施时，所述第一写入控制子电路可以包括第一写入控制晶体管，所述第二写入控制子电路可以包括第二写入控制晶体管；
所述第一写入控制晶体管的控制极与第一写入控制线连接，所述第一写入控制晶体管的第一极与所述第一正相节点Q1连接，所述第一写入控制晶体管的第二极与所述数据线连接；
所述第二写入控制晶体管的控制极与第二写入控制线连接，所述第二写入控制晶体管的第一极与所述第二正相节点Q2连接，所述第二写入控制晶体管的第二极与所述数据线连接。
在图5所示的像素电路的实施例的基础上，如图6所示，所述第一锁存子电路可以包括第一反相控制电路61、第一反相电路62和第二反相电路63；
所述第一反相控制电路61分别与所述第一写入控制线GateA1、所述第一正相节点Q1和第一控制节点Ctrl1连接，用于在所述第一写入控制线GateA1的控制下，导通或断开所述第一正相节点Q1与所述第一控制节点Ctrl1之间的连接；
所述第一反相电路62分别与所述第一正相节点Q1和第一反相节点Q1’连接，用于控制所述第一反相节点Q1’的电压与所述第一正相节点Q1的电压反相；
所述第二反相电路63分别与所述第一控制节点Ctrl1和所述第一反相节点Q1’连接，用于控制所述第一控制节点Ctrl1的电压与所述第一反相节点Q1’的电压反相。
本发明如图6所示的像素电路的实施例在工作时，在第一数据写入时间段，在GateA1的控制下，第一反相控制电路61控制Q1与Ctrl1之间断开，以改善竞争冒险现象。本发明实施例所述的像素电路中的第一像素单元设置了第一反相控制电路61，在第一数据写入时间段，在第一写入控制线GateA1的控制下，第一反相控制电路61控制断开第一正相节点Q1与第一控制节点Ctrl1之间的连接，以使得第一反相电路62与第二反相电路63之间断开，不会产生由于第一写入控制子电路111包括的晶体管的驱动能力有限而导致的第一正相节点Q1的状态混乱，不可控，进而发生的竞争冒险现象。
具体的，所述第一反相控制电路可以包括第一反相控制晶体管；
所述第一反相控制晶体管的控制极与所述第一写入控制线连接，所述第一反相控制晶体管的第一极与所述第一正相节点连接，所述第一反相控制晶体管的第二极与所述第一控制节点连接。
具体的，所述第一反相电路可以包括第一反相晶体管和第二反相晶体管，其中，
所述第一反相晶体管的控制极与所述第一正相节点连接，所述第一反相晶体管的第一极与所述第一反相节点连接，所述第一反相晶体管的第二极与第一电压端连接；
所述第二反相晶体管的控制极与所述第一正相节点连接，所述第二反相晶体管的第一极与第二电压端连接，所述第二反相晶体管的第二极与所述第一反相节点连接。
所述第二反相电路包括第三反相晶体管和第四反相晶体管，其中，
所述第三反相晶体管的控制极与所述第一反相节点连接，所述第三反相晶体管的第一极与所述第一控制节点连接，所述第三反相晶体管的第二极与第一电压端连接；
所述第四反相晶体管的控制极与所述第一反相节点连接，所述第四反相晶体管的第一极与第二电压端连接，所述第四反相晶体管的第二极与所述第一控制节点连接。
在具体实施时，所述第一电压端可以为低电压端，所述第二电压端可以为高电压端，但不以此为限。
在图5所示的像素电路的实施例的基础上，如图7所示，所述第二锁存子电路可以包括第二反相控制电路71、第三反相电路72和第四反相电路73；
所述第二反相控制电路71分别与所述第二写入控制线GateA2、所述第二正相节点Q2和第二控制节点Ctrl2连接，用于在所述第二写入控制线GateA2的控制下，导通或断开所述第二正相节点Q2与所述第二控制节点Ctrl2之间的连接；
所述第三反相电路72分别与所述第二正相节点Q2和第二反相节点Q2’连接，用于控制所述第二反相节点Q2’的电压与所述第二正相节点Q2的电压反相；
所述第四反相电路73分别与所述第二控制节点Ctrl2和所述第二反相节点Q2’连接，用于控制所述第二控制节点Ctrl2的电压与所述第二反相节点Q2’的电压反相。
本发明如图7所示的像素电路的实施例在工作时，在第二数据写入时间段，在GateA2的控制下，第二反相控制电路71控制Q2与Ctrl2之间断开，以改善竞争冒险现象。本发明实施例所述的像素电路中的第二像素单元设置了第二反相控制电路71，在第二数据写入时间段，在第二写入控制线GateA2的控制下，第二反相控制电路71控制断开第二正相节点Q2与第二控制节点Ctrl2之间的连接，以使得第三反相电路72与第四反相电路73之间断开，不会产生由于第二写入控制子电路211包括的晶体管的驱动能力有限而导致的第二正相节点Q2的状态混乱，不可控，进而发生的竞争冒险现象。
具体的，所述第二反相控制电路可以包括第二反相控制晶体管；
所述第二反相控制晶体管的控制极与所述第二写入控制线连接，所述第二反相控制晶体管的第一极与所述第二正相节点连接，所述第二反相控制晶体管的第二极与所述第二控制节点连接。
具体的，所述第三反相电路可以包括第五反相晶体管和第六反相晶体管，其中，
所述第五反相晶体管的控制极与所述第二正相节点连接，所述第五反相晶体管的第一极与所述第二反相节点连接，所述第五反相晶体管的第二极与第一电压端连接；
所述第六反相晶体管的控制极与所述第二正相节点连接，所述第六反相晶体管的第一极与第二电压端连接，所述第六反相晶体管的第二极与所述第二反相节点连接。
所述第四反相电路包括第七反相晶体管和第八反相晶体管，其中，
所述第七反相晶体管的控制极与所述第二反相节点连接，所述第七反相晶体管的第一极与所述第二控制节点连接，所述第七反相晶体管的第二极与第一电压端连接；
所述第八反相晶体管的控制极与所述第二反相节点连接，所述第八反相晶体管的第一极与第二电压端连接，所述第八反相晶体管的第二极与所述第二控制节点连接。
在具体实施时，所述第一电压端可以为低电压端，所述第二电压端可以为高电压端，但不以此为限。
下面先结合第一像素单元的具体结构来说明第一像素单元的工作过程。
如图8所示，所述第一像素单元的一具体实施例包括第一像素电极P1、第一控制电路和第一显示驱动电路；
所述第一显示驱动电路包括第一数据控制子电路121和第一显示控制子电路122；
所述第一显示控制子电路122包括第一显示控制晶体管M7和第一存储电容C1；
所述第一显示控制晶体管M7的栅极与显示控制线GateB连接，所述第一显示控制晶体管M7的漏极与第一显示控制节点N1连接，所述第一显示控制晶体管M7的源极与所述第一存储电容C1的第一端连接；
所述第一存储电容C1的第二端与所述第一像素电极P1连接；
所述第一数据控制子电路121包括第一数据控制晶体管M3和第二数据控制晶体管M4，其中，
所述第一数据控制晶体管M3的栅极与所述第一正相节点Q1连接，所述第一数据控制晶体管M3的漏极与所述黑画面信号端FRP连接，所述第一数据控制晶体管M3的源极与所述第一显示控制节点N1连接；
所述第二数据控制晶体管M4的栅极与所述第一反相节点Q1’连接，所述第二数据控制晶体管M4的漏极与所述第一显示控制节点N1连接，所述第二数据控制晶体管M4的源极与所述数据线Data连接；
所述第一控制电路包括第一写入控制子电路111和第一锁存子电路；
所述第一锁存子电路包括第一反相控制电路61、第一反相电路62和第二反相电路63；
所述第一反相控制电路61包括第一反相控制晶体管M6；
所述第一反相控制晶体管M6的栅极与所述第一写入控制线GateA1连接，所述第一反相控制晶体管M6的源极与所述第一正相节点Q1连接，所述第一反相控制晶体管M6的漏极与所述第一控制节点Ctrl1连接；
所述第一反相电路62包括第一反相晶体管M1和第二反相晶体管M1’，其中，
所述第一反相晶体管M1的栅极与所述第一正相节点Q1连接，所述第一反相晶体管M1的源极与用于输入低电压VSS的低电压端连接，所述第一反相晶体管M1的漏极与所述第一反相节点Q1’连接；
所述第二反相晶体管M1’的栅极与所述第一正相节点Q1连接，所述第二反相晶体管M1’的漏极与所述第一反相节点Q1’连接，所述第二反相晶体管M1’的源极与用于输入高电压VDD的高电压端连接；
所述第二反相电路63包括第三反相晶体管M2和第四反相晶体管M2’，其中，
所述第三反相晶体管M2的栅极与所述第一反相节点Q1’连接，所述第三反相晶体管M2的源极与所述低电压端连接，所述第三反相晶体管M2的漏极与所述第一控制节点Ctrl1连接；
所述第四反相晶体管M2’的栅极与所述第一反相节点Q1’连接，所述第四反相晶体管M2’的漏极与所述第一控制节点Ctrl1连接，所述第四反相晶体管M2’的源极与所述高电压端连接；
所述第一写入控制子电路111包括第一写入控制晶体管M5；
所述第一写入控制晶体管M5的栅极与第一写入控制线GateA1连接，所述第一写入控制晶体管M5的源极与所述数据线Data连接，所述第一写入控制晶体管M5的漏极与所述第一正相节点Q1连接。
在图8所示的第一像素单元的具体实施例中，M6、M1’和M2’是PMOS管(P型金属-氧化物-半导体场效应晶体管)，其他晶体管都为NMOS管(N型金属-氧化物-半导体场效应晶体管)，但不以此为限。
如图8所示的第一像素单元的具体实施例在进行1Hz(赫兹)显示时，也即在进行黑白画面显示时，FRP输入常黑信号；
在显示黑画面时，
在第一数据写入时间段，GateB输出低电平，GateA1输出高电平，M5打开，M6关断，Data写入高电平，则Q1的电位被调节为高电平，M1打开，以使得Q1’的电位变为低电平，M2’打开，从而将Ctrl1的电位置为高电压；M3打开，M4关闭，FRP输入的常黑信号写入N1；
在显示时间段，GateA1输出低电平，GateB输出高电平，M5关断，M6打开，以控制Q1与Ctrl1之间连通，Q1的电压维持为高电平；M7打开，将所述常黑信号写入第一像素电极P1，从而显示黑画面；
在显示白画面时，
在第一数据写入时间段，GateB输出低电平，GateA1输出高电平，M5打开，M6关断，Data写入低电平，则Q1的电位被调节为低电平，M1’打开，以使得Q1’的电位变为高电平，M2打开，从而将Ctrl1的电位置为低电压；M3关闭，M4打开；
在显示时间段，GateA1输出低电平，GateB输出高电平，M5关断，M6打开，以控制Q1与Ctrl1之间连通，Q1的电压维持为低电平，M1’打开，以控制Q1’的电位维持为高电压；M4打开，此时Data写入常白信号，M7打开，以将所述常白信号写入所述第一像素电极P1，从而显示白画面。
在具体实施时，如图8所示的第一像素单元的具体实施例在进行黑白画面显示时，显示频率不限于为1Hz，在实际操作时，在显示黑白画面时，显示频率可以设置的比较低。
在具体实施时，所述常黑信号为与黑画面对应的数据电压；所述常白信号为与白画面对应的数据电压。
如图8所示的第一像素单元的具体实施例在进行60Hz显示时，也即在进行灰阶画面显示时，FRP输入常黑信号；
在第一数据写入时间段，GateB输出低电平，GateA1输出高电平，M5打开，M6关断，Data写入低电平，则Q1的电位被调节为低电平，M1’打开，以使得Q1’的电位变为高电平，M2打开，从而将Ctrl1的电位置为低电压；M3关闭，M4打开；
在显示时间段，GateA1输出低电平，GateB输出高电平，M5关断，M6打开，以控制Q1与Ctrl1之间连通，Q1的电压维持为低电平，M1’打开，以控制Q1’的电位维持为高电压；M4打开，此时Data写入灰阶电压信号，M7打开，以将所述灰阶电压信号写入所述第一像素电极P1，从而显示灰阶画面。
在图8所示的第一像素单元的具体实施例中，设置了M6，在GateA1开启时，也即在第一数据写入时间段，M5打开，M6关闭，以将Data输入的低电平信号或高电平信号写入Q1，然后控制Q1’的电压；由于M6关闭，则在数据写入时，M2’的漏极与M5的漏极之间断开，M2’的源极和M2’的漏极之间不存在竞争现象，也就不会出现竞争冒险现象。
在数据写入结束后，GateA1输出低电平，M5关闭，M6打开，M2’的漏极与M1’的栅极连接，M1、M1’、M2和M2’组成锁存环，存储的信号即为前一时刻GateA1输出高电平时写入的数据线Data上的信号，直至GateA1再次打开，数据线Data上的信号写入，改变上一时刻锁存环内的存储状态。
图8所示的第一像素单元的具体实施例可以实现多灰阶显示，使得画面显示颜色更加丰富，画质更加饱满，可以适应更多产品需求。
在具体实施时，如图8所示的第一像素单元的具体实施例在进行灰阶显示时，显示频率不限于为60Hz，在实际操作时，在显示灰阶画面时，显示频率可以设置的比较高。
如图9所示，本发明所述的像素电路的一具体实施例包括第一像素单元和第二像素单元；
所述第一像素单元包括第一像素电极P1、第一控制电路和第一显示驱动电路；
所述第一显示驱动电路包括第一数据控制子电路121和第一显示控制子电路122；
所述第一显示控制子电路122包括第一显示控制晶体管M7和第一存储电容C1；
所述第一显示控制晶体管M7的栅极与显示控制线GateB连接，所述第一显示控制晶体管M7的漏极与第一显示控制节点N1连接，所述第一显示控制晶体管M7的源极与所述第一存储电容C1的第一端连接；
所述第一存储电容C1的第二端与所述第一像素电极P1连接；
所述第一数据控制子电路121包括第一数据控制晶体管M3和第二数据控制晶体管M4，其中，
所述第一数据控制晶体管M3的栅极与所述第一正相节点Q1连接，所述第一数据控制晶体管M3的漏极与所述黑画面信号端FRP连接，所述第一数据控制晶体管M3的源极与所述第一显示控制节点N1连接；
所述第二数据控制晶体管M4的栅极与所述第一反相节点Q1’连接，所述第二数据控制晶体管M4的漏极与所述第一显示控制节点N1连接，所述第二数据控制晶体管M4的源极与所述数据线Data连接；
所述第一控制电路包括第一写入控制子电路111和第一锁存子电路；
所述第一锁存子电路包括第一反相控制电路61、第一反相电路62和第二反相电路63；
所述第一反相控制电路61包括第一反相控制晶体管M6；
所述第一反相控制晶体管M6的栅极与所述第一写入控制线GateA1连接，所述第一反相控制晶体管M6的源极与所述第一正相节点Q1连接，所述第一反相控制晶体管M6的漏极与所述第一控制节点Ctrl1连接；
所述第一反相电路62包括第一反相晶体管M1和第二反相晶体管M1’，其中，
所述第一反相晶体管M1的栅极与所述第一正相节点Q1连接，所述第一反相晶体管M1的源极与用于输入低电压VSS的低电压端连接，所述第一反相晶体管M1的漏极与所述第一反相节点Q1’连接；
所述第二反相晶体管M1’的栅极与所述第一正相节点Q1连接，所述第二反相晶体管M1’的漏极与所述第一反相节点Q1’连接，所述第二反相晶体管M1’的源极与用于输入高电压VDD的高电压端连接；
所述第二反相电路63包括第三反相晶体管M2和第四反相晶体管M2’，其中，
所述第三反相晶体管M2的栅极与所述第一反相节点Q1’连接，所述第三反相晶体管M2的源极与所述低电压端连接，所述第三反相晶体管M2的漏极与所述第一控制节点Ctrl1连接；
所述第四反相晶体管M2’的栅极与所述第一反相节点Q1’连接，所述第四反相晶体管M2’的漏极与所述第一控制节点Ctrl1连接，所述第四反相晶体管M2’的源极与所述高电压端连接；
所述第一写入控制子电路111包括第一写入控制晶体管M5；
所述第一写入控制晶体管M5的栅极与第一写入控制线GateA1连接，所述第一写入控制晶体管M5的源极与所述数据线Data连接，所述第一写入控制晶体管M5的漏极与所述第一正相节点Q1连接；
所述第二像素单元包括第二像素电极P2、第二控制电路和第二显示驱动电路22；
所述第二显示驱动电路22包括第二数据控制子电路221和第二显示控制子电路222；
所述第二显示控制子电路222包括第二显示控制晶体管M27和第二存储电容C2；
所述第二显示控制晶体管M27的栅极与显示控制线GateB连接，所述第二显示控制晶体管M27的漏极与第二显示控制节点N1连接，所述第二显示控制晶体管M27的源极与所述第二存储电容C2的第一端连接；
所述第二存储电容C2的第二端与所述第二像素电极P2连接；
所述第二数据控制子电路221包括第三数据控制晶体管M23和第四数据控制晶体管M24，其中，
所述第三数据控制晶体管M23的栅极与所述第二正相节点Q2连接，所述第三数据控制晶体管M23的漏极与所述黑画面信号端FRP连接，所述第三数据控制晶体管M23的源极与所述第二显示控制节点N1连接；
所述第四数据控制晶体管M24的栅极与所述第二反相节点Q2’连接，所述第四数据控制晶体管M24的漏极与所述第二显示控制节点N2连接，所述第四数据控制晶体管M24的源极与所述数据线Data连接；
所述第二控制电路包括第二写入控制子电路211和第二锁存子电路；
所述第二锁存子电路包括第二反相控制电路71、第三反相电路72和第四反相电路73；
所述第二反相控制电路71包括第二反相控制晶体管M26；
所述第二反相控制晶体管M26的栅极与所述第二写入控制线GateA2连接，所述第二反相控制晶体管M26的源极与所述第二正相节点Q2连接，所述第二反相控制晶体管M26的漏极与所述第二控制节点Ctrl2连接；
所述第三反相电路72包括第五反相晶体管M21和第六反相晶体管M21’，其中，
所述第五反相晶体管M21的栅极与所述第二正相节点Q2连接，所述第五反相晶体管M21的源极与用于输入低电压VSS的低电压端连接，所述第五反相晶体管M21的漏极与所述第二反相节点Q1’连接；
所述第六反相晶体管M21’的栅极与所述第二正相节点Q1连接，所述第六反相晶体管M21’的漏极与所述第二反相节点Q2’连接，所述第六反相晶体管M21’的源极与用于输入高电压VDD的高电压端连接；
所述第四反相电路73包括第七反相晶体管M22和第八反相晶体管M22’，其中，
所述第七反相晶体管M22的栅极与所述第二反相节点Q2’连接，所述第七反相晶体管M22的源极与所述低电压端连接，所述第七反相晶体管M22的漏极与所述第二控制节点Ctrl2连接；
所述第八反相晶体管M22’的栅极与所述第二反相节点Q2’连接，所述第八反相晶体管M22’的漏极与所述第二控制节点Ctrl2连接，所述第八反相晶体管M2’的源极与所述高电压端连接；
所述第二写入控制子电路211包括第二写入控制晶体管M25；
所述第二写入控制晶体管M25的栅极与第二写入控制线GateA2连接，所述第二写入控制晶体管M25的源极与所述数据线Data连接，所述第二写入控制晶体管M25的漏极与所述第二正相节点Q2连接。
在图9所示的像素电路的具体实施例中，第一像素单元包括的各晶体管和第二像素单元包括的各晶体管镜像设置于显示控制线GateB的两侧，以方便共用GateB。
在图9所示的像素电路的具体实施例中，M6、M1’、M2’、M26、M21’和M22’是PMOS管(P型金属-氧化物-半导体场效应晶体管)，其他晶体管都为NMOS管(N型金属-氧化物-半导体场效应晶体管)，但不以此为限。
在图9所示的像素电路的具体实施例中，M7的栅极和M27的栅极都与GateB连接，可以节省一根GateB走线空间，可将显示面板的Pixel pith(像素间距)做的更小，提高PPI；并第一像素单元和第二像素单元组成一个像素电路，通过同一根GateB来进行显示控制，可以减少第一像素单元和第二像素单元的充电差异性；并本发明如图9所示的像素电路的具体实施例在工作时，仅需要外部GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)提供一个显示控制信号即可，而GOA一般设置于显示面板的侧边，因此节省左右边框空间，可以将显示面板的边框做小。
本发明如图9所示的像素电路的具体实施例在工作时，显示周期包括依次设置的数据写入阶段和显示时间段，所述数据写入阶段包括第一数据写入时间段和第二数据写入时间段；
在所述第一数据写入时间段，GateA1输出高电平，GateA2和GateB都输出低电平，M5打开，M6关断，M7关断；若此时Data写入高电平，则Q1的电压为高电平，Q1’的电压为低电平，以使得M3打开，M4关闭；若此时Data写入低电平，则Q1的电压为低电平，Q1’的电压为高电平，以使得M3关闭，M4打开；
在所述第二数据写入时间段，GateA2输出高电平，GateA1和GateB都输出低电平，M25打开，M26关断，M27关断；若此时Data写入高电平，则Q2的电压为高电平，Q2’的电压为低电平，以使得M23打开，M24关闭；若此时Data写入低电平，则Q2的电压为低电平，Q2’的电压为高电平，以使得M23关闭，M24打开；
在所述显示时间段，GateB输出高电平，GateA1和GateA2都输出低电平，M5关闭，M6打开，M7打开，M25关闭，M26打开，M27打开，由M1、M1’、M2和M2’组成的锁存环锁存Q1的电压，由M21、M21’、M22和M22’组成的锁存环锁存Q2的电压；
在所述显示时间段，若Q1的电压为高电平，Q1’的电压为低电平，则M3打开，M4关闭，FRP与N1之间连通，M7打开，从而将FRP提供的黑画面信号提供至P1，从而显示黑画面；若Q1的电压为低电平，Q1’的电压为高电平，则M3关闭，M4打开，Data与N1之间连通，并M7打开，则根据Data写入的数据电压信号输入至P1；当所述数据电压信号为常白信号时，显示白画面，此时第一显示驱动电压为；当所述数据电压信号为灰阶电压信号时，显示灰阶画面；
在所述显示时间段，若Q2的电压为高电平，Q2’的电压为低电平，则M23打开，M24关闭，FRP与N2之间连通，M27打开，从而将FRP提供的黑画面信号提供至P2，从而显示黑画面；若Q2的电压为低电平，Q2’的电压为高电平，则M23关闭，M24打开，Data与N2之间连通，并M27打开，则根据Data写入的数据电压信号输入至P2；当所述数据电压信号为常白信号时，显示白画面；当所述数据电压信号为灰阶电压信号时，显示灰阶画面。
本发明实施例所述的像素电路的驱动方法，用于驱动上述的像素电路，显示周期包括依次设置的数据写入阶段和显示时间段，所述数据写入阶段包括第一数据写入时间段和第二数据写入时间段；所述像素电路的驱动方法包括：
在所述第一数据写入时间段，第一控制电路控制调节第一正相节点的电压；
在所述第二数据写入时间段，第二控制电路控制调节第二正相节点的电压；
在所述显示时间段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；第一显示驱动电路在显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，第二显示驱动电路用于在所述显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压。
在本发明实施例所述的像素电路的驱动方法中，第一控制电路调节并锁存第一正相节点的电压，第二控制电路调节并锁存第二正相节点的电压第一显示驱动电路和第二显示驱动电路在同一所述显示控制信号的控制下，进行显示控制。
本发明实施例所述的显示模组包括N行多列上述的像素电路；N为大于1的整数。
所述显示模组还包括N行显示控制线；
位于第n行的像素电路中的第一像素单元和位于第n行的像素电路中的第二像素单元都与第n行显示控制线连接；
n为小于或等于N的正整数。
在具体实施时，位于第n行的像素电路中的第一像素单元中的第一显示驱动电路与所述第n行显示控制线连接，位于第n行的像素电路中的第二像素单元中的第二显示驱动电路也与所述第n行显示控制线连接。
本发明实施例所述的显示模组包含多行多列上述的像素电路，位于第n行的像素电路包括的两个像素单元都与第n行显示控制线连接。
具体的，所述显示模组还可以包括2N行写入控制线；
位于第n行的像素电路中的第一像素单元与第2n-1行写入控制线连接，位于第n行的像素电路中的第二像素单元与第2n行写入控制线连接。
在具体实施时，位于第n行的像素电路中的第一像素单元中的第一控制电路与所述第2n-1行写入控制线连接，位于第n行的像素电路中的第二像素单元中的第二控制电路与所述第2n行写入控制线连接。
本发明实施例所提供的显示模组可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明所述的显示模组的一具体实施例包括N行多列如图9所示的像素电路；N为大于1的整数。
所述显示模组还包括N行显示控制线；
位于第n行的像素电路中的第一像素单元和位于第n行的像素电路中的第二像素单元都与第n行显示控制线连接；
n为小于或等于N的正整数。
位于第n行的像素电路中的第一像素单元中的第一显示驱动电路与所述第n行显示控制线连接，位于第n行的像素电路中的第二像素单元中的第二显示驱动电路也与所述第n行显示控制线连接。
本发明所述的显示模组的该具体实施例在显示黑白画面时，如图10所示，显示周期包括依次设置的数据写入阶段T1和显示阶段T2；所述数据写入阶段T1包括依次设置的2N个数据写入时间段；N为大于1的整数；
在数据写入阶段T1中的第一数据写入时间段t1，第一行写入控制线GateA1输出高电平，位于第一行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在数据写入阶段T1中的第二数据写入时间段t2，第二行写入控制线GateA2输出高电平，位于第一行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在数据写入阶段T1中的第2n-1数据写入时间段t2n-1，第2n-1行写入控制线GateA2n-1输出高电平，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；n为小于或等于N的正整数；
在数据写入阶段T1中的第2n数据写入时间段t2n，第2n行写入控制线GateA2n输出高电平，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在数据写入阶段T1中的第2N-1数据写入时间段t2N-1，第2N-1行写入控制线GateA2N-1输出高电平，位于第N行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在数据写入阶段T1中的第2N数据写入时间段t2N，第2N行写入控制线GateA2N输出高电平，位于第N行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述数据写入阶段T1，N行显示控制线都输出低电平；
在显示阶段T2，各像素电路包括的第一像素单元中的第一控制电路锁存该像素单元中的第一正相节点的电压，各像素电路包括的第二像素单元中的第二控制电路锁存该像素单元中的第二正相节点的电压；
在显示阶段T2，2N行写入控制线都输出低电平，N行显示控制线都输出高电平，显示模组包括的所有像素电路中的第一像素单元和第二像素单元都进行显示，此时，各数据线输出常白信号，黑画面信号端输出常黑信号，各像素单元在相应的正相节点的控制下显示黑画面或白画面。
在图10中，标号为GateB1的为第一行显示控制线，标号为GateBn的为第n行显示控制线，标号为GateBN的为第N行显示控制线。
本发明所述的显示模组的该具体实施例在黑白画面显示模式下，由于仅需要显示黑画面或白画面，因此数据线上提供的是常白信号(也即对应于白画面的数据电压信号)，黑画面信号端FRP提供的是常黑信号(也即对应于黑画面的数据电压信号)，在显示驱动时，仅需控制各显示控制节点的电位为高电平或低电平即可实现黑白显示，并不需要调节数据线上的电压，因此在显示阶段可以控制显示模组中包括的所有行显示控制线都打开，使得显示模组包括的所有像素电路中的像素单元同时显示。
本发明所述的显示模组的该具体实施例在显示灰阶画面时，如图11所示，显示周期包括依次设置的数据写入阶段T1和显示阶段T2，所述数据写入阶段T1包括依次设置的2N个数据写入时间段，所述显示阶段T2包括依次设置的N个显示时间段；
在数据写入阶段T1中的第一数据写入时间段t1，第一行写入控制线GateA1输出高电平，位于第一行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在数据写入阶段T1中的第二数据写入时间段t2，第二行写入控制线GateA2输出高电平，位于第一行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在数据写入阶段T1中的第2n-1数据写入时间段t2n-1，第2n-1行写入控制线GateA2n-1输出高电平，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在数据写入阶段T1中的第2n数据写入时间段t2n，第2n行写入控制线GateA2n输出高电平，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在数据写入阶段T1中的第2N-1数据写入时间段t2N-1，第2N-1行写入控制线GateA2N-1输出高电平，位于第N行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在数据写入阶段T1中的第2N数据写入时间段t2N，第2N行写入控制线GateA2N输出高电平，位于第N行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在显示阶段T2，各像素电路包括的第一像素单元中的第一控制电路锁存该像素单元中的第一正相节点的电压，各像素电路包括的第二像素单元中的第二控制电路锁存该像素单元中的第二正相节点的电压；
在显示阶段T2包括的第一显示时间段t21，所述显示模组包括的第一行显示控制线GateB1打开，以控制位于第一行的像素电路中的第一像素单元中的第一显示控制电路在所述第一行显示控制线GateB1输入的显示控制信号和该第一像素单元中的第一正相节点的电压的控制下，为该第一像素单元中的第一像素电极提供第一显示驱动电压，并控制位于第一行的像素电路中的第二像素单元中的第二显示控制电路在所述第一行显示控制线GateB1输入的显示控制信号和该第二像素单元中的第二正相节点的电压的控制下，为该第二像素单元中的第二像素电极提供第二显示驱动电压；
在显示阶段T2包括的第n显示时间段t2n，所述显示模组包括的第n行显示控制线GateBn打开，以控制位于第n行的像素电路中的第一像素单元中的第一显示控制电路在所述第n行显示控制线GateBn输入的显示控制信号和该第一像素单元中的第一正相节点的电压的控制下，为该第一像素单元中的第一像素电极提供第一显示驱动电压，并控制位于第n行的像素电路中的第二像素单元中的第二显示控制电路在所述第n行显示控制线GateBn输入的显示控制信号和该第二像素单元中的第二正相节点的电压的控制下，为该第二像素单元中的第二像素电极提供第二显示驱动电压；n为小于或等于N的正整数；
在显示阶段T2包括的第N显示时间段t2N，所述显示模组包括的第N行显示控制线GateBN打开，以控制位于第N行的像素电路中的第一像素单元中的第一显示控制电路在所述第N行显示控制线GateBN输入的显示控制信号和该第一像素单元中的第一正相节点的电压的控制下，为该第一像素单元中的第一像素电极提供第一显示驱动电压，并控制位于第N行的像素电路中的第二像素单元中的第二显示控制电路在所述第N行显示控制线GateBN输入的显示控制信号和该第二像素单元中的第二正相节点的电压的控制下，为该第二像素单元中的第二像素电极提供第二显示驱动电压；n为小于或等于N的正整数。
本发明所述的显示模组的该具体实施例在灰阶显示模式下，由于需要灰阶显示，因此数据线为与其连接的各行像素电路提供的数据电压(也即灰阶电压)不同，因此显示阶段需要包括N个显示时间段，在第n显示时间段，第n显示控制线打开，对第n行像素电路进行显示控制。
如图12所示，本发明实施例所述的显示模组包括阵列基板；
所述阵列基板包括衬底基板120、缓冲层121、遮光层122、多晶硅层123、栅绝缘层124、栅金属层125、层间介质层126、源漏金属层127、第一绝缘层128、走线层129、第二绝缘层1210和像素电极层1211，其中，
所述走线层129可以由ITO(氧化铟锡)制成，所述像素电极层1211可以由Ag(银)制成，但不以此为限；
由于如图2A所示，所述第一子像素电极P11和所述第二子像素电极P12需要通过导电走线相互电连接，因此本发明实施例所述的显示模组包括的阵列基板设置所述走线层129，以在所述走线层129上形成所述导电走线；
并在本发明实施例所述的显示模组包括的阵列基板中，所述像素电极层1211由银制成，以反射光，并相邻两像素电极之间存在缝隙，以供光透过，从而便于实现半透半反液晶显示。
在实际操作时，本发明实施例所述的显示模组还可以包括彩膜基板、前置光源、液晶层和背光源，其中，
所述彩膜基板与所述阵列基板相对设置，所述液晶层设置于所述彩膜基板与所述阵列基板之间，所述前置光源提供由所述彩膜基板射向所述阵列基板的前置光，所述背光源提供由阵列基板射向彩膜基板的背光，所述前置光被所述像素电极层包括的各像素电极反射，所述背光透过相邻的像素电极之间的缝隙，以实现半透半反。
在具体实施时，所述像素电极层1211也可以由透明导电材料制成，但不以此为限。
本发明实施例所述的显示模组的驱动方法，用于驱动上述的显示模组，在黑白画面显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压，所述显示模组包括的所有行显示控制线都打开，所述显示模组中的所有像素电路中的第一显示驱动电路在相应的所述显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，所述显示模组中的所有像素电路中的第二显示驱动电路用于在相应的所述显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
本发明实施例所述的显示模组的驱动方法，用于驱动上述的显示模组，在灰阶显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段，所述显示阶段包括依次设置的N个显示时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；
在第n显示时间段，所述显示模组包括的第n行显示控制线打开，以控制位于第n行的像素电路中的第一像素单元中的第一显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，并控制位于第n行的像素电路中的第二像素单元中的第二显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种像素电路，其特征在于，包括第一像素单元和第二像素单元；第一像素单元包括第一像素电极、第一控制电路和第一显示驱动电路；第二像素单元包括第二像素电极、第二控制电路和第二显示驱动电路；
所述第一显示驱动电路和所述第二显示驱动电路与同一显示控制线连接；
所述第一控制电路用于控制调节第一正相节点的电压，并锁存所述第一正相节点的电压；
所述第一显示驱动电路用于在所述显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为所述第一像素电极提供第一显示驱动电压；
所述第二控制电路用于控制调节第二正相节点的电压，并锁存所述第二正相节点的电压；
所述第二显示驱动电路用于在所述显示控制信号和所述第二正相节点的电压的控制下，为所述第二像素电极提供第二显示驱动电压。
2.如权利要求1所述的像素电路，其特征在于，所述第一控制电路和所述第二控制电路镜像设置于所述显示控制线两侧，所述第一显示驱动电路和所述第二显示驱动电路镜像设置于所述显示控制线两侧。
3.如权利要求1所述的像素电路，其特征在于，所述第一像素电极包括相互电连接的第一子像素电极和第二子像素电极；
所述第一子像素电极、所述第二像素电极和所述第二子像素电极依次排列。
4.如权利要求1所述的像素电路，其特征在于，所述第一显示驱动电路包括第一数据控制子电路和第一显示控制子电路；
所述第一数据控制子电路分别与所述第一正相节点、第一反相节点、数据线、黑画面信号端和第一显示控制节点连接，用于在所述第一正相节点的控制下，导通或断开所述第一显示控制节点与所述黑画面信号端之间的连接，在所述第一反相节点的控制下，控制导通或断开所述第一显示控制节点与所述数据线之间的连接；
所述第一显示控制子电路分别与所述显示控制线、所述第一显示控制节点和第一像素电极连接，用于在所述显示控制线的控制下，根据所述第一显示控制节点的电压，控制所述第一像素电极的电压。
5.如权利要求4所述的像素电路，其特征在于，所述第一显示控制子电路包括第一显示控制晶体管和第一存储电容；
所述第一显示控制晶体管的控制极与所述显示控制线连接，所述第一显示控制晶体管的第一极与所述第一显示控制节点连接，所述第一显示控制晶体管的第二极与所述第一存储电容的第一端连接；
所述第一存储电容的第二端与所述第一像素电极连接。
6.如权利要求1所述的像素电路，其特征在于，所述第二显示驱动电路包括第二数据控制子电路和第二显示控制子电路；
所述第二数据控制子电路分别与所述第二正相节点、第二反相节点、数据线、黑画面信号端和第二显示控制节点连接，用于在所述第二正相节点的控制下，导通或断开所述第二显示控制节点与所述黑画面信号端之间的连接，在所述第二反相节点的控制下，控制导通或断开所述第二显示控制节点与所述数据线之间的连接；
所述第二显示控制子电路分别与所述显示控制线、所述第二显示控制节点和第二像素电极连接，用于在所述显示控制线的控制下，根据所述第二显示控制节点的电压，控制所述第二像素电极的电压。
7.如权利要求6所述的像素电路，其特征在于，所述第二显示控制子电路包括第二显示控制晶体管和第二存储电容；
所述第二显示控制晶体管的控制极与所述显示控制线连接，所述第二显示控制晶体管的第一极与所述第二显示控制节点连接，所述第二显示控制晶体管的第二极与所述第二存储电容的第一端连接；
所述第二存储电容的第二端与所述第二像素电极连接。
8.如权利要求1至7中任一权利要求所述的像素电路，其特征在于，所述第一控制电路包括第一写入控制子电路和第一锁存子电路；
所述第一写入控制子电路用于在第一写入控制线的控制下，控制数据线与所述第一正相节点之间连通；
所述第一锁存子电路用于锁存所述第一正相节点的电压，并根据第一正相节点的电压控制第一反相节点的电压；
所述第二控制电路包括第二写入控制子电路和第二锁存子电路；
所述第二写入控制子电路用于在第二写入控制线的控制下，控制数据线与所述第二正相节点之间连通；
所述第二锁存子电路用于锁存所述第二正相节点的电压，并根据第二正相节点的电压控制第二反相节点的电压。
9.如权利要求8所述的像素电路，其特征在于，所述第一锁存子电路包括第一反相控制电路、第一反相电路和第二反相电路；
所述第一反相控制电路分别与所述第一写入控制线、所述第一正相节点和第一控制节点连接，用于在所述第一写入控制线的控制下，导通或断开所述第一正相节点与所述第一控制节点之间的连接；
所述第一反相电路分别与所述第一正相节点和第一反相节点连接，用于控制所述第一反相节点的电压与所述第一正相节点的电压反相；
所述第二反相电路分别与所述第一控制节点和所述第一反相节点连接，用于控制所述第一控制节点的电压与所述第一反相节点的电压反相。
10.如权利要求8所述的像素电路，其特征在于，所述第二锁存子电路包括第二反相控制电路、第三反相电路和第四反相电路；
所述第二反相控制电路分别与所述第二写入控制线、所述第二正相节点和第二控制节点连接，用于在所述第二写入控制线的控制下，导通或断开所述第二正相节点与所述第二控制节点之间的连接；
所述第三反相电路分别与所述第二正相节点和第二反相节点连接，用于控制所述第二反相节点的电压与所述第二正相节点的电压反相；
所述第四反相电路分别与所述第二控制节点和所述第二反相节点连接，用于控制所述第二控制节点的电压与所述第二反相节点的电压反相。
11.一种像素电路的驱动方法，用于驱动如权利要求1至10中任一权利要求所述的像素电路，其特征在于，显示周期包括依次设置的数据写入阶段和显示时间段，所述数据写入阶段包括第一数据写入时间段和第二数据写入时间段；所述像素电路的驱动方法包括：
在所述第一数据写入时间段，第一控制电路控制调节第一正相节点的电压；
在所述第二数据写入时间段，第二控制电路控制调节第二正相节点的电压；
在所述显示时间段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；第一显示驱动电路在显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，第二显示驱动电路用于在所述显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压。
12.一种显示模组，其特征在于，包括N行多列如权利要求1至10中任一权利要求所述的像素电路；N为大于1的整数；
所述显示模组还包括N行显示控制线；
位于第n行的像素电路中的第一像素单元和位于第n行的像素电路中的第二像素单元都与第n行显示控制线连接；
n为小于或等于N的正整数。
13.如权利要求12所述的显示模组，其特征在于，所述显示模组还包括2N行写入控制线；
位于第n行的像素电路中的第一像素单元与第2n-1行写入控制线连接，位于第n行的像素电路中的第二像素单元与第2n行写入控制线连接。
14.一种显示模组的驱动方法，用于驱动如权利要求12或13所述的显示模组，其特征在于，在黑白画面显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压，所述显示模组包括的所有行显示控制线都打开，所述显示模组中的所有像素电路中的第一显示驱动电路在相应的所述显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，所述显示模组中的所有像素电路中的第二显示驱动电路用于在相应的所述显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
15.一种显示模组的驱动方法，用于驱动如权利要求12或13所述的显示模组，其特征在于，在灰阶显示模式下，显示周期包括依次设置的数据写入阶段和显示阶段，所述数据写入阶段包括依次设置的2N个数据写入时间段，所述显示阶段包括依次设置的N个显示时间段；所述显示模组的驱动方法包括：
在第2n-1数据写入时间段，位于第n行的像素电路中的第一像素单元中的第一控制电路控制调节该第一像素单元中的第一正相节点的电压；
在第2n数据写入时间段，位于第n行的像素电路中的第二像素单元中的第二控制电路控制调节该第二像素单元中的第二正相节点的电压；
在所述显示阶段，所述第一控制电路锁存所述第一正相节点的电压，所述第二控制电路锁存所述第二正相节点的电压；
在第n显示时间段，所述显示模组包括的第n行显示控制线打开，以控制位于第n行的像素电路中的第一像素单元中的第一显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第一正相节点的电压的控制下，为第一像素电极提供第一显示驱动电压，并控制位于第n行的像素电路中的第二像素单元中的第二显示控制电路在所述第n行显示控制线输入的显示控制信号和所述第二正相节点的电压的控制下，为第二像素电极提供第二显示驱动电压；
n为小于或等于N的正整数。
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