CN109427592B - 超级结功率半导体装置和其形成方法 - Google Patents

超级结功率半导体装置和其形成方法 Download PDF

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Abstract

一种用于制造超级结功率MOSFET的方法包括：在衬底中形成第一沟槽；在所述衬底上以及在所述沟槽底部中且沿着所述沟槽侧壁形成第一氧化物层；在所述沟槽中沉积导电材料；遮蔽所述导电材料的第一部分；形成所述导电材料的凹入部分；在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分；通过遮蔽来移除所述氧化物部分的部分；移除所述侧壁上的所述第一氧化物层，而所述氧化物部分的另一部分保持与所述导电材料的所述凹入部分接触；沿着所述沟槽的暴露侧壁形成栅极电介质；以及在所述沟槽中的所述氧化物部分的其它部分上沉积另外的导电材料。

Description

超级结功率半导体装置和其形成方法
技术领域
本公开大体上涉及半导体处理，且更具体地说，涉及超级结功率半导体装置和其形成方法。
背景技术
基于超级结技术的功率装置常用在高电压切换应用中。超级结功率装置包括延伸到基体中的沟槽，每个沟槽包括多晶硅栅电极和多晶硅防护电极。栅电极和防护电极通过多晶硅间电介质(inter-poly dielectric，IPD)彼此隔离。然而，在当前工艺中，形成IPD的氧化物和栅氧化物同时生长，其中IPD氧化物略微更厚。因此，在栅多晶硅的底部拐角中以及防护电极的顶部拐角中形成锐利拐角。这些锐利拐角产生高电场，由此产生IPD的高度泄漏和低击穿。这会降低功率装置的性能和长期的可靠性。因此，需要一种具有改进的IPD的超级结功率装置。
发明内容
根据本发明的第一方面，提供一种用于制造超级结功率MOSFET的方法，包括：
在半导体衬底中形成第一沟槽；
在所述半导体衬底上且在所述第一沟槽中形成第一氧化物层，
其中所述第一氧化物层是沿着所述第一沟槽的底部和侧壁；
在所述第一沟槽中沉积导电材料以形成第一防护电极；
遮蔽所述第一沟槽中的所述导电材料的第一部分；
通过在遮蔽所述导电材料的所述第一部分时移除所述导电材料的第二部分的部分来形成所述导电材料的凹入部分；
在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分；
移除所述第一沟槽中的所述氧化物部分的部分；
移除所述沟槽的所述侧壁上的所述第一氧化物层，而所述氧化物部分的另一部分保持与所述导电材料的所述凹入部分接触；
沿着所述第一沟槽的暴露侧壁形成栅极电介质；以及
在所述第一沟槽中的所述氧化物部分的其它部分上沉积另外的导电材料。
在一个或多个实施例中，所述方法进一步包括：
在所述半导体衬底中形成第二沟槽；
沿着所述第二沟槽的底部和侧壁形成所述第一氧化物层；
在所述第二沟槽中沉积所述导电材料以形成第二防护电极；以及
在形成所述第一沟槽中的所述导电材料的所述凹入部分时遮蔽所述第二防护电极。
在一个或多个实施例中，所述方法进一步包括：
在形成所述第一沟槽之前在所述半导体衬底上形成硬掩模层，其中形成所述第一沟槽移除所述硬掩模层在所述第一沟槽上的部分。
在一个或多个实施例中，在所述硬掩模上且沿着所述第一沟槽的所述底部和侧壁毯式沉积所述第一氧化物层。
在一个或多个实施例中，所述第一沟槽中的所述导电材料是多晶硅。
在一个或多个实施例中，所述方法进一步包括：
在所述遮蔽所述第一沟槽中的所述导电材料的第一部分之前执行化学机械抛光以移除在所述硬掩模中的氮化物层上延伸的材料。
在一个或多个实施例中，所述移除所述导电材料的第二部分的部分包括移除所述第二部分中30％到50％的所述导电材料。
在一个或多个实施例中，所述方法进一步包括：
在移除所述第一沟槽中的所述氧化物部分的所述部分之前，所述在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分之后执行化学机械抛光以移除在所述氮化物层上延伸的材料。
在一个或多个实施例中，所述移除所述第一沟槽中的所述氧化物部分的所述部分包括利用第二掩模遮蔽所述衬底，所述第二掩模包括在所述第一沟槽上的开口，所述开口覆盖所述栅极电介质且暴露所述氧化物部分的中心部分。
在一个或多个实施例中，所述移除所述沟槽的所述侧壁上的所述第一氧化物层包括利用所述第二掩模各向同性地蚀刻所述第一氧化物层。
根据本发明的第二方面，提供一种制作半导体装置的方法，包括：
在半导体衬底上形成第一掩模，其中
所述衬底包括由氮化物材料覆盖的主表面、所述主表面中的第一沟槽和第二沟槽，所述第一和第二沟槽包括沿着相应侧壁的电介质材料且填充有第一多晶硅材料，以及
所述第一掩模配置成完全覆盖所述第一沟槽且仅覆盖所述第二沟槽的部分；
从所述第二沟槽的未遮蔽部分移除所述第一多晶硅材料的部分；
移除所述第一掩模；
沉积填充所述第一和第二沟槽的第二电介质材料；
在所述衬底上的所述氮化物材料上形成第二掩模，所述第二掩模在所述第二沟槽上有开口，其中所述第二掩模悬伸在所述第二沟槽中的所述第二电介质材料的部分上；
移除所述第二沟槽中的所述第二电介质材料的未遮蔽部分，使得所述第二电介质材料中的一些保持在所述第二沟槽中的所述第一多晶硅材料上且沿着所述第二沟槽的所述侧壁以形成第一和第二防护电极；
沿着所述第二沟槽的所述侧壁移除所述第二电介质材料，而所述第二电介质材料中的所述一些保持在所述第二沟槽中的所述第一多晶硅材料上；
移除所述第二掩模；
沿着所述第二沟槽的所述侧壁形成第三电介质材料；以及
利用第二多晶硅材料填充所述第二沟槽以形成第一栅电极。
在一个或多个实施例中，所述方法进一步包括：
所述形成所述第二掩模包括所述第二掩模被定形成沿着所述第二沟槽的长度比沿着所述第二沟槽的宽度遮蔽更多所述第二电介质材料。
在一个或多个实施例中，在移除沿着所述第二沟槽的所述侧壁的所述第二电介质材料之后，沿着所述第二沟槽的所述长度的0.5到5微米长的所述第二电介质材料保持直到所述第二沟槽的顶部以形成多晶硅间电介质。
在一个或多个实施例中，定形所述第一掩模以使得所述第二沟槽中的所述第一多晶硅材料的其余部分在移除来自所述第二沟槽的所述未遮蔽部分的所述第一多晶硅材料的所述部分之后延伸直到所述第二沟槽的顶部。
在一个或多个实施例中，在移除沿着所述第二沟槽的所述侧壁的所述第二电介质材料之后，0.2到0.25微米厚的所述第二电介质材料保持在所述第二沟槽中的所述第一多晶硅材料上。
在一个或多个实施例中，所述方法进一步包括：
在形成所述第三电介质且所述第二沟槽填充有所述第二多晶硅材料之后移除所述氮化物材料。
在一个或多个实施例中，所述方法进一步包括：
在所述第一与第二沟槽之间的所述半导体衬底的顶部部分中形成掺杂植入区；
在所述衬底上形成第四电介质材料；以及
在所述第一栅电极上且接触所述第一栅电极而在所述第四电介质中形成接点。
在一个或多个实施例中，所述方法进一步包括：
与所述第一和第二沟槽同时，在所述半导体衬底的所述主表面中的第三沟槽中形成第三防护电极，其中所述第三防护电极形成于所述第二防护电极的与所述第一防护电极相对的一侧上，其中
所述第三沟槽包括沿着所述第三沟槽的侧壁的所述电介质材料且填充有所述第一多晶硅材料，以及
所述第一掩模配置成仅完全覆盖所述第三沟槽的部分；
从所述第三沟槽的未遮蔽部分移除所述第一多晶硅材料的部分；
沉积填充所述第三沟槽的第二电介质材料；
所述第二掩模悬伸在所述第三沟槽中的所述第二电介质材料的部分上；
移除所述第三沟槽中的所述第二电介质材料的未遮蔽部分，使得所述第二电介质材料中的一些保持在所述第三沟槽中的所述第一多晶硅材料上且沿着所述第三沟槽的所述侧壁以形成第三防护电极。
在一个或多个实施例中，所述方法进一步包括：
沿着所述第三沟槽的所述侧壁移除所述第二电介质材料，而所述第二电介质材料中的一些保持在所述第三沟槽中的所述第一多晶硅材料上；
沿着所述第三沟槽的所述侧壁形成所述第三电介质材料；以及
利用第二多晶硅材料填充所述第三沟槽以形成第二栅电极。
在一个或多个实施例中，所述方法进一步包括：
在所述第二与第三沟槽之间的所述半导体衬底的顶部部分中形成掺杂植入区；
在所述第二栅电极上且接触所述第二栅电极而在所述第四电介质中形成第二接点。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本发明通过举例示出且不受附图的限制，在附图中，类似标记指示类似元件。为简单和清晰起见，示出图中的元件，并且这些元件未必按比例绘制。
图1到7示出根据本发明的实施例的在处理中的各个阶段处的超级结功率半导体装置在第一切割处的横截面。
图8示出根据本发明的一个实施例的图7的装置的自上向下视图。
图9示出根据本发明的一个实施例的图7的装置在第二切割处的横截面。
图10到12示出根据本发明的实施例的处于各个后续处理阶段的图7的装置在第一切割处的横截面。
图13示出根据本发明的一个实施例的图12的装置的自上向下视图。
图14示出根据本发明的一个实施例的图12的装置在第二切割处的横截面。
图15到16示出根据本发明的实施例的处于各个后续处理阶段的图12的装置在第一切割处的横截面。
图17示出根据本发明的一个实施例的图16的装置的自上向下视图。
图18示出根据本发明的一个实施例的图16的装置在第二切割处的横截面。
图19示出根据本发明的一个实施例的图16的装置在第三切割处的横截面。
图20示出根据本发明的一个实施例的图19的装置的俯视图。
图21示出根据本发明的一个实施例的图16的装置在第四切割处的横截面。
具体实施方式
在一个方面，形成一种改进的IPD，所述IPD减少或消除在超级结功率半导体装置的栅电极的底部拐角中以及防护电极的顶部拐角中形成锐利拐角。在形成超级结功率半导体装置时，在半导体层中形成沟槽，其中所述沟槽填充有多晶硅。遮蔽层保护第一沟槽和其它沟槽的末端部分，而多晶硅凹入无保护沟槽内以产生防护电极。接着在防护电极上利用氧化物填充沟槽。随后，在氧化物中形成开口以用于形成栅电极。在每个沟槽中，位于栅电极与防护电极之间的氧化物对应于所述IPD。而由于这种形成方法，能减少或防止锐利拐角的出现。这使超级结功率装置的性能改进以及可靠性长久。
图1以横截面形式示出根据本发明的一个实施例的在处理中的第一阶段的超级结功率半导体装置10。装置10还可被称作超级结功率金属氧化物半导体场效应晶体管(MOSFET)。装置10包括半导体衬底12和在衬底12上的半导体层14。在一个实施例中，衬底12是硅衬底，且可以是重掺杂N型(N++)衬底，且半导体层14是N型磊晶硅层。在替代实施例中，半导体衬底12可包括任何半导体材料或材料的组合，例如，砷化镓、锗化硅、硅、单晶硅等或以上材料的组合。浅沟槽隔离(STI)区16形成于半导体层14的顶部中，且部分地延伸到层14中。
图2示出根据本发明的实施例的处于后续处理阶段的图1的装置10，其中硬掩模24形成于层14上(形成于层14的主表面上)。为了形成硬掩模层24，在半导体层14上生长氧化物层18，在氧化物层18上形成氮化物层20，且在氮化物层20上形成氧化物层22。在替代实施例中，可使用更多或更少的层或不同材料来形成硬掩模层24。
图3示出根据本发明的实施例的处于后续处理阶段的图2的装置10，其中图案化光致抗蚀剂层26形成于硬掩模层24上以限定开口。使用图案化光致抗蚀剂材料26进行蚀刻以形成穿过硬掩模层24的开口28、30和32。然后，移除光致抗蚀剂层26。
图4示出根据本发明的实施例的处于后续处理阶段的图3的装置10，其中蚀刻使开口28、30和32延伸到半导体层14中以分别形成沟槽34、36和38。沟槽34、36和38中的每一个延伸到衬底12上方的层14中，或延伸到衬底12中。可形成任何数目的沟槽，但所示实施例中仅示出3个。每个沟槽还延伸进出页面，如将在下述图8自上向下的视图中所见，且所述沟槽在延伸进出页面时平行。
图5示出根据本发明的实施例的处于后续处理阶段的图4的装置10，其中氧化物层40形成于硬掩模层24上以及沟槽34、36和38内。氧化物层40可毯式沉积于硬掩模上和沟槽内。
图6示出根据本发明的实施例的处于后续处理阶段的图5的装置10，其中沟槽34、36和38填充有多晶硅以分别形成防护电极42、44和46。因此，在每个沟槽中，存在加衬于沟槽的氧化物层和多晶硅填充。在一个实施例中，在沟槽上沉积一层多晶硅以填充沟槽，且接着进行化学机械抛光(CMP)以移除在氮化物层20上延伸的材料，包括氧化物层22以及氧化物层40的部分。
图7示出根据本发明的实施例的处于后续处理阶段的图6的装置10。图案化光致抗蚀剂层48形成于氧化物层40上，且覆盖沟槽34并且暴露其余的沟槽，例如沟槽36和38。因此，抗蚀剂层48保护防护电极42，同时暴露电极44和46(以及位于电极44和46右边远侧的其它电极，但所述其它电极在图7的横截面中不可见)。利用抗蚀剂层48进行蚀刻以移除电极44和46的顶部部分，同时保护电极42免受蚀刻。即，仅未受抗蚀剂层48保护的那些电极从半导体层14的顶部表面凹入。在一个实施例中，由于蚀刻，从未受层48保护的沟槽移除30％到50％的多晶硅材料。在一个实施例中，移除40％。
图8示出具有抗蚀剂层48的图7的装置10的自上向下视图。抗蚀剂层48覆盖沟槽34内的整个电极42，且暴露除了每个沟槽的末端部分60之外的其它沟槽的大部分。还要注意，在形成沟槽时，沟槽34延伸贯穿末端部分60一直到末端，而沟槽36和38并未一直延伸到末端部分60的末端。因此，沟槽36和38中的氧化物层54和56的部分位于末端部分60的末端处，而沟槽34与层54和56的末端相隔某一沟槽到沟槽间隔。举例来说，所述间隔可与沟槽34与36之间的间隔相同。还要注意，沟槽54和56的末端可以是任何形状，例如矩形、圆形、拐角斜削角或任何多边形。装置10的暴露部分62允许电极44和46在蚀刻期间凹入。因此，暴露部分62中的电极44和46中的每一个上的影线标记示出电极的凹入部分。
图9示出处于与图7相同的处理阶段的贯穿不同横截面而截取的装置10的横截面图，此横截面与图7的横截面垂直。即，图7示出沿着页面的x方向贯穿横穿沟槽34以及暴露部分62中的沟槽36和38的第一切割的装置10横截面图，而图9示出沿着页面的与所述x方向垂直的y方向贯穿仅横穿沟槽38的第二切割的装置10横截面图。在图9中，末端部分60包括防护电极46被抗蚀剂层48覆盖的未凹入部分。氧化物层56的部分位于电极46的未凹入部分附近。暴露部分62包括电极46的凹入部分。
图10示出根据本发明的实施例的处于后续处理阶段的在与图7相同的横截面位置的图7的装置10。在电极44和46凹入之后，进行氧化物填充，继之以CMP，从而形成氧化物部分68和70。氧化物部分68形成于沟槽36内，直接位于凹入电极44顶部上且与凹入电极44接触，而氧化物部分70形成于沟槽38内，直接位于凹入电极46顶部上且与凹入电极46接触。在一个实施例中，使用原硅酸四乙酯(TEOS)形成氧化物填充。归因于CMP，氧化物部分68和70的顶部与氮化物层20的顶部共面。
图11示出根据本发明的实施例的处于后续处理阶段的图10的装置10。具有开口的图案化遮蔽层72形成于装置10上，所述开口分别位于每个沟槽36和38的中心。遮蔽层72中的开口悬伸以覆盖和保护氧化物层54和56邻近半导体层14的部分。进行各向异性蚀刻以分别在氧化物部分68和70中形成开口74和76。开口74和76延伸到氧化物部分68和70中，但并不一直延伸到电极44和46。即，氧化物部分68和70的部分仍覆盖电极44和46。另外，氧化物层54和56的部分保持在沟槽36和38的侧壁上，延伸到沟槽顶部。
图12示出根据本发明的实施例的处于后续处理阶段的图11的装置10。通过使用图案化遮蔽层74，进行各向同性蚀刻以扩大开口74和76。归因于各向同性蚀刻，电极44和46上的氧化物部分68和70进一步薄化，且来自氧化物部分68和70上方沟槽侧壁的氧化物也被移除。应注意，在各向同性蚀刻之后，足够的氧化物直接保持在电极44和46上以保护电极44和46。
图13示出具有图案化遮蔽层72的图12的装置10的自上向下视图。层72覆盖沟槽34内整个电极42，且覆盖沟槽36和38的末端部分78。开口74和76暴露沟槽36和38的中心部分，所述中心部分暴露氧化物部分68和70。应注意，开口74和76并不在沟槽36和38的全长上延伸。即，开口74和76并不延伸到末端部分78中，所述末端部分78包括防护电极未凹入且因此延伸到装置10顶部表面的部分，如上文所描述。
图14示出处于与图12相同的处理阶段但贯穿不同横截面截取的装置10的横截面图，此横截面与图12的横截面垂直(对应于与图9的横截面相同的位置)。即，图12示出贯穿类似于图7的第一切割的装置10横截面图，而图14示出贯穿类似于图9的第二切割的装置10横截面图。在图14中，末端部分78包括氧化物部分70和防护电极46未凹入的均由层72覆盖的部分。开口76包括氧化物部分70的凹入部分。
图15示出根据本发明的实施例的处于后续处理阶段的在与图12相同的横截面位置的图12的装置10。分别沿着沟槽36和38的侧壁(例如硅侧壁)形成栅极电介质82和84。在一个实施例中，栅极电介质82和94通过在沟槽中生长氧化物层而形成。沟槽36和38填充有多晶硅。在一个实施例中，在装置10上沉积多晶硅层，从而提交沟槽36和38的空部分，且进行CMP以分别产生多晶硅栅电极86和88，其中栅电极86和88的顶部表面处于或低于半导体层14的顶部表面。以此方式，分别在防护电极44和46上方形成栅电极86和88，由例如氧化物部分68和70的氧化物分隔开。
图16示出根据本发明的实施例的处于后续处理阶段的图15的装置10。从半导体层14的顶部表面移除氮化物层20。在半导体层14的顶部部分中进行基体植入，从而产生沟槽34与沟槽36之间的植入区90、沟槽36与38之间的植入区92以及沟槽38与沟槽38右侧的沟槽(图16的横截面中不可见)之间的植入区94。在一个实施例中，基体植入为P型植入。在半导体层14和沟槽34、36和38上形成层间电介质(ILD)100。在一个实施例中，通过毯式沉积氧化物层来形成ILD 100。栅接点96和98形成于ILD100中以分别接触栅电极86和88。
在一个实施例中，栅氧化物层82和84具有300到1500埃的范围中的厚度，例如800埃。在一个实施例中，每个沟槽的宽度，例如沟槽38的宽度93，在1到3微米的范围内，例如1.6微米。每个沟槽的深度，例如沟槽34的深度91，在3到8微米的范围内，例如5.5。在一个实施例中，沟槽之间的半导体层14的半导体条宽，例如宽度95，在0.5到2微米的范围内，例如1.2微米。在一个实施例中，沟槽内的栅电极与对应的防护电极之间的每个氧化物部分的宽度，例如厚度97，在0.1到0.5微米的范围内，例如0.2微米。栅电极与防护电极之间的这种氧化物被称为多晶硅间电介质(IPD)。另外，不同于氧化物或除氧化物外还有不同电介质用于栅极电介质和IPD。
图17示出图16的装置10的自上向下视图。除在ILD 100中形成到栅电极的接点之外，还在ILD 100中形成到防护电极的接点。举例来说，形成接点102以接触防护电极46。接点102形成于装置10的末端部分中，靠近防护电极46的未凹入部分。沿着IPD在防护电极的未凹入部分与栅电极之间的距离被称为IPD侧向距离。IPD侧向距离，例如防护电极46的未凹入部分与栅电极88之间的IPD侧向距离104，处于0.5到5微米的范围内，例如2微米。防护电极的未凹入部分的长度，例如防护电极46的未凹入部分的长度106，处于1到10微米的范围内，例如5微米。
图18示出处于与图16相同的处理阶段但贯穿类似于图9和14的第二切割截取的装置10的横截面图。在图18中，指示IPD侧向距离104、防护电极46的未凹入部分的长度106和IPD厚度97。
图19示出根据本发明的实施例的处于后续处理阶段的图16的装置10。图19的横截面在沿着x方向的第三切割处截取，所述第三切割平行于第一切割且比第一切割更深。源/基体接点，例如源/基体接点114和116，形成于ILD 100中，从而接触沟槽之间——例如沟槽36与38之间——的半导体层14。进行N+和P+植入以在植入区92和94内形成重掺杂N+和P+区。P+区110形成于接点114下方且与接点114接触的植入区92中，而N+区112和108形成于植入区92的P+区110的任一侧上且也接触源/基体接点114。因此，P+区110为装置10提供基体接点，且区112和108为装置10提供源接点。类似的P+和N+区形成于植入区94中，在源/基体接点116且与源/基体接点116接触。P+和N+区形成于植入区92和94中，但并不延伸到植入区92和94的底部。以此方式，源/基体接点114和116提供到装置10的源极和基体两者的接点。
图20示出处于图19的处理阶段的装置10的俯视图。应注意，可沿着半导体层14条在沟槽之间放置任何数目的源/基体接点。举例来说，任何数目可形成于沟槽36与38之间(例如源/基体接点114和122)，且形成于沟槽38与沟槽38右侧的沟槽之间(例如源/基体接点116)。应注意，栅氧化物84沿着栅电极88的任一侧延展。
图21示出处于与图19相同的处理阶段但贯穿垂直于第一和第三切割且平行于第二切割的第四切割截取的装置10的横截面图。如图21中所见，例如接点114和122的源/基体接点之间的接点间隔可在0.3到10微米的范围内，例如0.45微米。
由于在防护电极上利用氧化物填充沟槽以在防护电极上产生氧化物部分，例如氧化物部分68和70，因此实现更好质量的IPD。氧化物部分内的后续开口形成允许形成栅电极。这种利用沉积氧化物形成IPD、继之以CMP且随后形成栅电极有助于防止在栅多晶硅的底部拐角中以及防护电极的顶部拐角中形成锐利拐角。应注意，在替代实施例中，可利用不同电介质取代氧化物部分68和70以实现改进的IPD。通过减少这些锐利拐角的形成，可减少泄漏且可增大IPD的击穿，从而使超级结功率装置性能改进且可靠性长久。
尽管已相对于特定导电型或电势的极性描述了本发明，但本领域的技术人员了解，可颠倒导电型或电势的极性。
此外，说明书和权利要求书中的术语“前”、“后”、“顶部”、“底部”、“上”、“下”等等，如果存在的话，是出于描述目的而使用，且未必用于描述永久性相对位置。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的本发明的实施例例如能够在与本文所示出或者描述的定向不同的其它定向上操作。
虽然本文中参考具体实施例描述了本发明，但在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，可针对超级结功率半导体装置形成任何数目的沟槽，其中每个沟槽具有防护电极和栅电极。另外，除了多晶硅，不同半导体材料可用于防护电极或栅电极。因此，本说明书和图应以说明性而非限制性意义看待，且所有此类修改旨在包括在本发明的范围内。并不希望将本文中相对于具体实施例而描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或要素。
如本文中所使用，术语“连接”并不旨在局限于直接连接或机械连接。
此外，如本文中所使用，术语“一”被定义为一个或多于一个。另外，权利要求书中对例如“至少一个”和“一个或多个”等引导性短语的使用不应被解释为暗示由不定冠词“一”引导的另一权利要求要素将含有此类引导的权利要求要素的任何特定权利要求限制于仅含有一个此类要素的发明，即使是当同一权利要求包括引导性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也如此。上述同样适用于定冠词的使用。
除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的要素。因此，这些术语未必意图指示此类要素的时间或其它优先级排序。
以下是本发明的各种实施例。
在一个实施例中，一种用于制造超级结功率MOSFET的方法包括：在半导体衬底中形成第一沟槽；在所述半导体衬底上和所述第一沟槽中形成第一氧化物层，其中所述第一氧化物层是沿着所述第一沟槽的底部和侧壁；在所述第一沟槽中沉积导电材料以形成第一防护电极；遮蔽所述第一沟槽中的所述导电材料的第一部分；在遮蔽所述导电材料的所述第一部分时，通过移除所述导电材料的第二部分的部分来形成所述导电材料的凹入部分；在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分；移除所述第一沟槽中的所述氧化物部分的部分；移除所述沟槽的侧壁上的第一氧化物层，而所述氧化物部分的的另一部分保持与所述导电材料的所述凹入部分接触；沿着所述第一沟槽的暴露侧壁形成栅极电介质；以及在所述第一沟槽中的所述氧化物部分的另一部分上沉积另外的导电材料。在此实施例的一个方面，所述方法还包括：在所述半导体衬底中形成第二沟槽；沿着所述第二沟槽的底部和侧壁形成所述第一氧化物层；在所述第二沟槽中沉积所述导电材料以形成第二防护电极；以及在所述第一沟槽中形成所述导电材料的凹入部分时遮蔽所述第二防护电极。在另一方面，所述方法还包括在形成第一沟槽之前在所述半导体衬底上形成硬掩模层，其中形成所述第一沟槽会移除所述硬掩模层在所述第一沟槽上的部分。在另一方面，在所述硬掩模上且沿着所述第一沟槽的底部和侧壁毯式沉积第一氧化物层。在其它又一方面，第一沟槽中的导电材料是多晶硅。在其它又一方面，所述方法还包括在遮蔽第一沟槽中的导电材料的第一部分之前进行化学机械抛光以移除在硬掩模中的氮化物层上延伸的材料。在另一方面，移除所述导电材料的第二部分的部分包括移除第二部分中30％到50％的导电材料。在另一方面，所述方法还包括在移除第一沟槽中的氧化物部分的部分之前，在导电材料的凹入部分上且接触所述凹入部分来形成氧化物部分之后执行化学机械抛光以移除在氮化物层上延伸的材料。在另一方面，移除第一沟槽中的氧化物部分的部分包括利用第二掩模遮蔽所述衬底，所述第二掩模包括在第一沟槽上的开口，所述开口覆盖栅极电介质且暴露氧化物部分的中心部分。在另一方面，移除沟槽侧壁上的第一氧化物层包括利用第二掩模各向同性地蚀刻第一氧化物层。
在另一实施例中，一种制作半导体装置的方法包括：在半导体衬底上形成第一掩模，其中所述衬底包括由氮化物材料覆盖的主表面、所述主表面中的第一沟槽和第二沟槽，所述第一和第二沟槽包括沿着相应侧壁的电介质材料且填充有第一多晶硅材料，且所述第一掩模配置成完全覆盖第一沟槽且仅覆盖第二沟槽的部分；从第二沟槽的未遮蔽部分移除第一多晶硅材料的部分；移除第一掩模；沉积填充第一和第二沟槽的第二电介质材料；在衬底上的氮化物材料上形成第二掩模，所述第二掩模在第二沟槽上有开口，其中第二掩模悬伸在第二沟槽中的第二电介质材料的部分上；移除第二沟槽中的第二电介质材料的未遮蔽部分，使得第二电介质材料中的一些保持在第二沟槽中的第一多晶硅材料上且沿着第二沟槽的侧壁以形成第一和第二防护电极；移除沿着第二沟槽侧壁的第二介电材料，而第二介电材料中的所述一些保持在第二沟槽中的第一多晶硅材料上；移除第二掩模；沿着第二沟槽的侧壁形成第三电介质材料；以及利用第二多晶硅材料填充第二沟槽以形成第一栅电极。在此另一实施例的一个方面，所述方法还包括形成第二掩模，包括第二掩模被定形成沿着第二沟槽的长度比沿着第二沟槽的宽度遮蔽更多第二介电材料。在另一方面，在移除沿着第二沟槽侧壁的第二电介质材料之后，沿着第二沟槽长度的0.5到5微米长的第二电介质材料保持直到第二沟槽的顶部以形成多晶硅间电介质。在另一方面，定形第一掩模以使得第二沟槽中的第一多晶硅材料的其余部分在移除来自第二沟槽的未遮蔽部分的第一多晶硅材料的部分之后延伸直到第二沟槽的顶部。在另一方面，在移除沿着第二沟槽侧壁的第二电介质材料之后，0.2到0.25微米厚的第二电介质材料保持在第二沟槽中的第一多晶硅材料上。在又一方面，所述方法还包括在形成第三电介质且第二沟槽填充有第二多晶硅材料之后移除氮化物材料。在另一方面，所述方法还包括：在第一与第二沟槽之间的半导体衬底顶部部分中形成掺杂植入区；在衬底上形成第四电介质材料；以及在第一栅电极上且接触所述第一栅电极而在第四电介质中形成接点。在又一方面，所述方法还包括：与第一和第二沟槽同时，在半导体衬底主表面中的第三沟槽中形成第三防护电极，其中所述第三防护电极形成于第二防护电极的与第一防护电极相对的一侧上，其中所述第三沟槽包括沿着第三沟槽侧壁的电介质材料且填充有第一多晶硅材料，且第一掩模配置成仅完全覆盖第三沟槽的部分；从第三沟槽的未遮蔽部分移除第一材料的部分；沉积填充第三沟槽的第二电介质材料；第二掩模悬伸在第三沟槽中的第二电介质材料的部分上；移除第三沟槽中的第二电介质材料的未遮蔽部分，使得第二电介质材料中的一些保持在第三沟槽中的第一多晶硅材料上且沿着第三沟槽的侧壁以形成第三防护电极。在另一方面，所述方法还包括：移除沿着第三沟槽侧壁的第二电介质材料，而第二电介质材料中的一些保持在第三沟槽中的第一多晶硅材料上；沿着第三沟槽的侧壁形成第三电介质材料；以及利用第二多晶硅材料填充第三沟槽以形成第二栅电极。在又一方面，所述方法还包括：在第二与第三沟槽之间的半导体衬底顶部部分中形成掺杂植入区；在第二栅电极上且接触所述第二栅电极而在第四电介质中形成第二接点。

Claims (9)

1.一种用于制造超级结功率MOSFET的方法，其特征在于，包括：
在半导体衬底中形成第一沟槽；
在所述半导体衬底上且在所述第一沟槽中形成第一氧化物层，
其中所述第一氧化物层是沿着所述第一沟槽的底部和侧壁；
在所述第一沟槽中沉积导电材料以形成第一防护电极；
遮蔽所述第一沟槽中的所述导电材料的第一部分；
通过在遮蔽所述导电材料的所述第一部分时移除所述导电材料的第二部分的部分来形成所述导电材料的凹入部分；
在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分；
移除所述第一沟槽中的所述氧化物部分的部分；
移除所述沟槽的所述侧壁上的所述第一氧化物层，而所述氧化物部分的另一部分保持与所述导电材料的所述凹入部分接触；
沿着所述第一沟槽的暴露侧壁形成栅极电介质；以及
在所述第一沟槽中的所述氧化物部分的其它部分上沉积另外的导电材料；
其中所述移除所述第一沟槽中的所述氧化物部分的所述部分包括利用第二掩模遮蔽所述衬底，所述第二掩模包括在所述第一沟槽上的开口，所述开口暴露所述氧化物部分的中心部分。
2.根据权利要求1所述的方法，其特征在于，进一步包括：
在所述半导体衬底中形成第二沟槽；
沿着所述第二沟槽的底部和侧壁形成所述第一氧化物层；
在所述第二沟槽中沉积所述导电材料以形成第二防护电极；以及
在形成所述第一沟槽中的所述导电材料的所述凹入部分时遮蔽所述第二防护电极。
3.根据权利要求1所述的方法，其特征在于，进一步包括：
在形成所述第一沟槽之前在所述半导体衬底上形成硬掩模层，其中形成所述第一沟槽移除所述硬掩模层在所述第一沟槽上的部分。
4.根据权利要求3所述的方法，其特征在于：
在所述硬掩模上且沿着所述第一沟槽的所述底部和侧壁毯式沉积所述第一氧化物层。
5.根据权利要求2所述的方法，其特征在于：
所述第一沟槽中的所述导电材料是多晶硅。
6.根据权利要求3所述的方法，其特征在于，进一步包括：
在所述遮蔽所述第一沟槽中的所述导电材料的第一部分之前执行化学机械抛光以移除在所述硬掩模中的氮化物层上延伸的材料。
7.根据权利要求1所述的方法，其特征在于：
所述移除所述导电材料的第二部分的部分包括移除所述第二部分中30％到50％的所述导电材料。
8.根据权利要求6所述的方法，其特征在于，进一步包括：
在移除所述第一沟槽中的所述氧化物部分的所述部分之前，所述在所述导电材料的所述凹入部分上且接触所述凹入部分来形成氧化物部分之后执行化学机械抛光以移除在所述氮化物层上延伸的材料。
9.一种制作半导体装置的方法，其特征在于，包括：
在半导体衬底上形成第一掩模，其中
所述衬底包括由氮化物材料覆盖的主表面、所述主表面中的第一沟槽和第二沟槽，所述第一和第二沟槽包括沿着相应侧壁的电介质材料且填充有第一多晶硅材料，以及
所述第一掩模配置成完全覆盖所述第一沟槽且仅覆盖所述第二沟槽的部分；
从所述第二沟槽的未遮蔽部分移除所述第一多晶硅材料的部分；
移除所述第一掩模；
沉积填充所述第一和第二沟槽的第二电介质材料；
在所述衬底上的所述氮化物材料上形成第二掩模，所述第二掩模在所述第二沟槽上有开口，其中所述第二掩模悬伸在所述第二沟槽中的所述第二电介质材料的部分上，所述开口暴露所述第二沟槽中的所述第二电介质材料的中心部分；
移除所述第二沟槽中的所述第二电介质材料的由所述开口暴露的未遮蔽部分，使得所述第二电介质材料中的一些保持在所述第二沟槽中的所述第一多晶硅材料上且沿着所述第二沟槽的所述侧壁以形成第一和第二防护电极；
沿着所述第二沟槽的所述侧壁移除所述第二电介质材料，而所述第二电介质材料中的所述一些保持在所述第二沟槽中的所述第一多晶硅材料上；
移除所述第二掩模；
沿着所述第二沟槽的所述侧壁形成第三电介质材料；以及
利用第二多晶硅材料填充所述第二沟槽以形成第一栅电极。
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Publication number Priority date Publication date Assignee Title
US10811502B1 (en) 2019-05-30 2020-10-20 Nxp Usa, Inc. Method of manufacture of super-junction power semiconductor device
US11437507B2 (en) * 2020-08-04 2022-09-06 Semiconductor Components Industries, Llc Semiconductor devices with low resistance gate and shield electrodes and methods
CN112864237A (zh) * 2021-03-09 2021-05-28 上海恒灼科技有限公司 一种中压屏蔽栅场效应晶体管的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007518250A (ja) * 2003-09-17 2007-07-05 マイクロン テクノロジー，インコーポレイテッド Ｄｒａｍアクセス・トランジスタ及び形成方法
TW200809982A (en) * 2006-08-11 2008-02-16 Mosel Vitelic Inc Fabricating process and structure of trench power semiconductor device
CN103426771A (zh) * 2012-05-14 2013-12-04 半导体元件工业有限责任公司 制造具有屏蔽电极结构的绝缘栅半导体器件的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7449354B2 (en) * 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US8692322B2 (en) * 2006-02-17 2014-04-08 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9472662B2 (en) * 2015-02-23 2016-10-18 Freescale Semiconductor, Inc. Bidirectional power transistor with shallow body trench
US10038089B2 (en) * 2015-12-02 2018-07-31 HUNTECK SEMICONDUCTOR (SHANGHAI) CO., Ltd SGT MOSFET with adjustable CRSS and CISS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007518250A (ja) * 2003-09-17 2007-07-05 マイクロン テクノロジー，インコーポレイテッド Ｄｒａｍアクセス・トランジスタ及び形成方法
TW200809982A (en) * 2006-08-11 2008-02-16 Mosel Vitelic Inc Fabricating process and structure of trench power semiconductor device
CN103426771A (zh) * 2012-05-14 2013-12-04 半导体元件工业有限责任公司 制造具有屏蔽电极结构的绝缘栅半导体器件的方法

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