CN109426640B - 封装模块以及测试包括在封装模块中的芯片的操作的方法 - Google Patents

封装模块以及测试包括在封装模块中的芯片的操作的方法 Download PDF

Info

Publication number
CN109426640B
CN109426640B CN201810031132.9A CN201810031132A CN109426640B CN 109426640 B CN109426640 B CN 109426640B CN 201810031132 A CN201810031132 A CN 201810031132A CN 109426640 B CN109426640 B CN 109426640B
Authority
CN
China
Prior art keywords
chip
data
mode
write
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810031132.9A
Other languages
English (en)
Other versions
CN109426640A (zh
Inventor
金鹤松
朴珉秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109426640A publication Critical patent/CN109426640A/zh
Application granted granted Critical
Publication of CN109426640B publication Critical patent/CN109426640B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Information Transfer Systems (AREA)

Abstract

可以提供一种封装模块。封装模块可以包括第一芯片和第二芯片。第一芯片可以被配置为在第一写入模式下接收第一模式数据以产生第一传输数据。第二芯片可以被配置为在第一读取模式下接收第一传输数据以产生并输出第一感测数据。

Description

封装模块以及测试包括在封装模块中的芯片的操作的方法
相关申请的交叉引用
本申请要求2017年9月4日提交的申请号为10-2017-0112713的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及包括多个芯片的封装模块以及测试包括在封装模块中的芯片的操作的方法。
背景技术
每个封装模块可以包括在其间执行数据通信的多个芯片。包括在每个封装模块中的多个芯片中的每一个芯片可以包括用于接收数据或信号的接收器和用于输出数据或信号的发射器。接收器和发射器可以组合成单个收发器。
发明内容
根据一个实施例，一种封装模块可以包括第一芯片和第二芯片。第一芯片可以被配置为在第一写入模式下操作并接收模式数据。第二芯片可以被配置为在第一读取模式下操作并且输出第一感测数据。基于模式数据与第一感测数据之间的比较来确定第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能。
根据一个实施例，提供了一种测试包括在封装模块中的芯片的操作的方法。该方法可以包括：将芯片中的第一芯片置于第一写入模式的状态并且将芯片中的第二芯片置于第一读取模式的状态；从输入到第一芯片的第一模式数据产生第一传输数据；将第一传输数据从第一芯片传输到第二芯片；以及从输入到第二芯片的第一传输数据产生第一感测数据，以从第二芯片输出第一感测数据。
根据一个实施例，提供了一种封装模块。该封装模块可以包括被配置为在写入模式下操作并接收模式数据的第一芯片。封装模块可以包括被配置为在读取模式下操作并输出感测数据的第二芯片。可以基于模式数据和感测数据之间的比较来确定第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能。
根据一个实施例，提供了一种封装模块。该封装模块可以包括被配置为在写入模式下操作并接收模式选通信号的第一芯片。封装模块可以包括被配置为在读取模式下操作并输出感测选通信号的第二芯片。可以基于模式选通信号与感测选通信号之间的比较来确定第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能。
根据一个实施例，提供了一种封装模块。该封装模块可以包括被配置为在第一写入模式下接收第一模式选通信号以产生并传输传输选通信号的第一芯片。封装模块可以包括被配置为在第一读取模式下接收传输选通信号以产生并输出感测选通信号的第二芯片。
附图说明
图1是示出根据本公开的一个实施例的封装模块的配置的框图。
图2是示出包括在图1的封装模块中的第一输出电路的示例的电路图。
图3是示出包括在图1的封装模块中的第二输出电路的示例的电路图。
图4是示出包括在图1的封装模块中的第一收发器的示例的电路图。
图5是示出包括在图1的封装模块中的第二收发器的示例的电路图。
图6是示出包括处于写入模式的第一芯片和处于读取模式的第二芯片的封装模块的配置的框图。
图7是示出图6中所示的封装模块的操作的流程图。
图8是示出包括处于读取模式的第一芯片和处于写入模式的第二芯片的封装模块的配置的框图。
图9是示出图8中所示的封装模块的操作的流程图。
图10是示出根据本公开的一个实施例的封装模块的配置的框图。
图11是示出采用图1和图10所示的封装模块中的至少一个封装模块的电子系统的配置的框图。
具体实施方式
下文中将参考附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明目的，并非意在限制本公开的范围。
各种实施例涉及对包括在其芯片中的收发器具有可测试性的封装模块。此外，信号的逻辑电平可以与所描述的不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
参考图1，根据一个实施例的封装模块可以包括第一芯片1、第二芯片2、控制芯片3、第一传输线TL1、第二传输线TL2、第三传输线TL3和第四传输线TL4。
第一芯片1可以包括第一焊盘10、第二焊盘11、第三焊盘12、第四焊盘13、第一选择电路14、第一输出电路15、第二选择电路16、第二输出电路17、第一收发器18和第二收发器19。
第一选择电路14可以响应于第一写入数据WD1和第二写入数据WD2而产生第一选择写入数据SWD1。当第一芯片1处于写入模式时，第一选择电路14可以通过第一焊盘10接收第一写入数据WD1，并且可以通过第二焊盘11接收第二写入数据WD2。当第一芯片1处于写入模式时，如果第一写入数据WD1被输入到第一选择电路14，则第一选择电路14可以将第一写入数据WD1选择并输出为第一选择写入数据SWD1。当第一芯片1处于写入模式时，如果第二写入数据WD2被输入到第一选择电路14，则第一选择电路14可以将第二写入数据WD2选择并输出为第一选择写入数据SWD1。
第一输出电路15可以响应于第一读取模式信号RM1而从第一读取数据RD1产生第一选择读取数据SRD1。第一读取模式信号RM1可以在第一芯片1处于读取模式时被使能。第一读取模式信号RM1可以从控制芯片3输出，或者可以由外部设备提供。被使能的第一读取模式信号RM1的逻辑电平可以根据实施例而被设置为不同。如果第一读取模式信号RM1被使能，则第一输出电路15可以将第一读取数据RD1输出为第一选择读取数据SRD1。随后将参考图2描述第一输出电路15的配置和操作。
第二选择电路16可以响应于第一写入选通信号WS1和第二写入选通信号WS2而产生第一选择写入选通信号SWS1。当第一芯片1处于写入模式时，第二选择电路16可以通过第三焊盘12来接收第一写入选通信号WS1，并且可以通过第四焊盘13来接收第二写入选通信号WS2。当第一芯片1处于写入模式时，如果第一写入选通信号WS1被输入到第二选择电路16，则第二选择电路16可以将第一写入选通信号WS1选择并输出为第一选择写入选通信号SWS1。当第一芯片1处于写入模式时，如果第二写入选通信号WS2被输入到第二选择电路16，则第二选择电路16可以将第二写入选通信号WS2选择并输出为第一选择写入选通信号SWS1。
第二输出电路17可以响应于第一读取模式信号RM1而从第一读取选通信号RS1产生第一选择读取选通信号SRS1。如果第一读取模式信号RM1被使能，则第二输出电路17可以将第一读取选通信号RS1输出为第一选择读取选通信号SRS1。随后将参考图3描述第二输出电路17的配置和操作。
第一收发器18可以响应于第一写入模式信号WM1而从第一选择写入数据SWD1产生传输数据TD。第一写入模式信号WM1可以在第一芯片1处于写入模式时被使能。第一写入模式信号WM1可以从控制芯片3输出，或者可以由外部设备提供。被使能的第一写入模式信号WM1的逻辑电平可以根据实施例而被设置为不同。如果第一写入模式信号WM1被使能，则第一收发器18可以将第一选择写入数据SWD1输出为传输数据TD。第一收发器18可以响应于第一读取模式信号RM1而从传输数据TD产生第一读取数据RD1。如果第一读取模式信号RM1被使能，则第一收发器18可以接收传输数据TD以将传输数据TD输出为第一读取数据RD1。随后将参考图4描述第一收发器18的配置和操作。
第二收发器19可以响应于第一写入模式信号WM1而从第一选择写入选通信号SWS1产生传输选通信号TS。如果第一写入模式信号WM1被使能，则第二收发器19可以将第一选择写入选通信号SWS1输出为传输选通信号TS。第二收发器19可以响应于第一读取模式信号RM1而从传输选通信号TS产生第一读取选通信号RS1。如果第一读取模式信号RM1被使能，则第二收发器19可以接收传输选通信号TS以将传输选通信号TS输出为第一读取选通信号RS1。随后将参考图5描述第二收发器19的配置和操作。
第二芯片2可以包括第五焊盘20、第六焊盘21、第七焊盘22、第八焊盘23、第三选择电路24、第三输出电路25、第四选择电路26、第四输出电路27、第三收发器28和第四收发器29。
第三选择电路24可以响应于第三写入数据WD3和第四写入数据WD4而产生第二选择写入数据SWD2。当第二芯片2处于写入模式时，第三选择电路24可以通过第五焊盘20来接收第三写入数据WD3，并且可以通过第六焊盘21来接收第四写入数据WD4。当第二芯片2处于写入模式时，如果第三写入数据WD3被输入到第三选择电路24，则第三选择电路24可以将第三写入数据WD3选择并输出为第二选择写入数据SWD2。当第二芯片2处于写入模式时，如果第四写入数据WD4被输入到第三选择电路24，则第三选择电路24可以将第四写入数据WD4选择并输出为第二选择写入数据SWD2。
第三输出电路25可以响应于第二读取模式信号RM2而从第二读取数据RD2产生第二选择读取数据SRD2。第二读取模式信号RM2可以在第二芯片2处于读取模式时被使能。第二读取模式信号RM2可以从控制芯片3输出，或者可以由外部设备提供。被使能的第二读取模式信号RM2的逻辑电平可以根据实施例而被设置为不同。如果第二读取模式信号RM2被使能，则第三输出电路25可以将第二读取数据RD2输出为第二选择读取数据SRD2。
第四选择电路26可以响应于第三写入选通信号WS3和第四写入选通信号WS4而产生第二选择写入选通信号SWS2。当第二芯片2处于写入模式时，第四选择电路26可以通过第七焊盘22来接收第三写入选通信号WS3，并且可以通过第八焊盘23来接收第四写入选通信号WS4。当第二芯片2处于写入模式时，如果第三写入选通信号WS3被输入到第四选择电路26，则第四选择电路26可以将第三写入选通信号WS3选择并输出为第二选择写入选通信号SWS2。当第二芯片2处于写入模式时，如果第四写入选通信号WS4被输入到第四选择电路26，则第四选择电路26可以将第四写入选通信号WS4选择并输出为第二选择写入选通信号SWS2。
第四输出电路27可以响应于第二读取模式信号RM2而从第二读取选通信号RS2产生第二选择读取选通信号SRS2。如果第二读取模式信号RM2被使能，则第四输出电路27可以将第二读取选通信号RS2输出为第二选择读取选通信号SRS2。
第三收发器28可以响应于第二写入模式信号WM2而从第二选择写入数据SWD2产生传输数据TD。第二写入模式信号WM2可以在第二芯片2处于写入模式时被使能。如果第二写入模式信号WM2被使能，则第三收发器28可以将第二选择写入数据SWD2输出为传输数据TD。第三收发器28可以响应于第二读取模式信号RM2而从传输数据TD产生第二读取数据RD2。如果第二读取模式信号RM2被使能，则第三收发器28可以接收传输数据TD以将传输数据TD输出为第二读取数据RD2。
第四收发器29可以响应于第二写入模式信号WM2而从第二选择写入选通信号SWS2产生传输选通信号TS。如果第二写入模式信号WM2被使能，则第四收发器29可以将第二选择写入选通信号SWS2输出为传输选通信号TS。第四收发器29可以响应于第二读取模式信号RM2而从传输选通信号TS产生第二读取选通信号RS2。如果第二读取模式信号RM2被使能，则第四收发器29可以接收传输选通信号TS以将传输选通信号TS输出为第二读取选通信号RS2。
控制芯片3可以通过第一传输线TL1、第二传输线TL2、第三传输线TL3和第四传输线TL4来将信号传输到第一芯片1和第二芯片2。控制芯片3可以通过第一传输线至第四传输线TL1、TL2、TL3和TL4而从第一芯片1和第二芯片2接收信号。随后将参考图6至图9来描述为了在控制芯片3与第一芯片1和第二芯片2之间传输信号而执行的操作。
图2示出了第一输出电路15的示例的电路图。参考图2，第一输出电路15可以包括PMOS晶体管P151、NMOS晶体管N151和N152以及反相器IV151。当第一芯片1处于读取模式时，如果第一读取模式信号RM1被使能为具有逻辑“高”电平，则第一输出电路15可以缓冲第一读取数据RD1以将已缓冲的第一读取数据输出为第一选择读取数据SRD1。
图3示出了第二输出电路17的示例的电路图。参考图3，第二输出电路17可以包括PMOS晶体管P171、NMOS晶体管N171和N172以及反相器IV171。当第一芯片1处于读取模式时，如果第一读取模式信号RM1被使能为具有逻辑“高”电平，则第二输出电路17可以缓冲第一读取选通信号RS1以将已缓冲的第一读取选通信号输出为第一选择读取选通信号SRS1。
图4示出了第一收发器18的示例的电路图。参考图4，第一收发器18可以包括第一发射器181和第一接收器182。
第一发射器181可以包括PMOS晶体管P181、NMOS晶体管N181和N182以及反相器IV181。当第一芯片1处于写入模式时，如果第一写入模式信号WM1被使能为具有逻辑“高”电平，则第一发射器181可以缓冲第一选择写入数据SWD1以将已缓冲的第一选择写入数据输出为传输数据TD。
第一接收器182可以包括PMOS晶体管P182、NMOS晶体管N183和N184以及反相器IV182。当第一芯片1处于读取模式时，如果第一读取模式信号RM1被使能为具有逻辑“高”电平，则第一接收器182可以缓冲传输数据TD以将已缓冲的传输数据输出为第一读取数据RD1。
图5示出了第二收发器19的示例的电路图。参见图5，第二收发器19可以包括第二发射器191和第二接收器192。
第二发射器191可以包括PMOS晶体管P191、NMOS晶体管N191和N192以及反相器IV191。当第一芯片1处于写入模式时，如果第一写入模式信号WM1被使能为具有逻辑“高”电平，则第二发射器191可以缓冲第一选择写入选通信号SWS1以将已缓冲的第一选择写入选通信号输出为传输选通信号TS。
第二接收器192可以包括PMOS晶体管P192、NMOS晶体管N193和N194以及反相器IV192。当第一芯片1处于读取模式时，如果第一读取模式信号RM1被使能为具有逻辑“高”电平，则第二接收器192可以缓冲传输选通信号TS以将已缓冲的传输选通信号输出为第一读取选通信号RS1。
下面将参考图6和图7来描述包括被设置为写入模式的第一芯片1和被设置为读取模式的第二芯片2的封装模块的操作。
如果第一写入模式信号WM1被使能为具有逻辑“高”电平而第一读取模式信号RM1被禁止为具有逻辑“低”电平，则第一芯片1可以被设置为在写入模式下操作(参见步骤S11)。如果第二写入模式信号WM2被禁止为具有逻辑“低”电平而第二读取模式信号RM2被使能为具有逻辑“高”电平，则第二芯片2可以被设置为在读取模式下操作(参见步骤S11)。
控制芯片3可以将第一模式(pattern)数据PD1、第二模式数据PD2、第一模式选通信号PS1和第二模式选通信号PS2传输到第一芯片1(参见步骤S12)。控制芯片3可以通过第一传输线TL1将第一模式数据PD1传输到第一芯片1。控制芯片3可以通过第二传输线TL2将第二模式数据PD2传输到第一芯片1。控制芯片3可以通过第三传输线TL3将第一模式选通信号PS1传输到第一芯片1。控制芯片3可以通过第四传输线TL4将第二模式选通信号PS2传输到第一芯片1。
第一芯片1可以通过第一焊盘10、第二焊盘11、第三焊盘12和第四焊盘13而从控制芯片3接收第一模式数据PD1、第二模式数据PD2、第一模式选通信号PS1和第二模式选通信号PS2(参见步骤S13)。第一芯片1可以通过第一传输线TL1和第一焊盘10来接收第一模式数据PD1。第一芯片1可以通过第二传输线TL2和第二焊盘11来接收第二模式数据PD2。第一芯片1可以通过第三传输线TL3和第三焊盘12来接收第一模式选通信号PS1。第一芯片1可以通过第四传输线TL4和第四焊盘13来接收第二模式选通信号PS2。
第一芯片1可以从第一模式数据PD1和第二模式数据PD2来产生传输数据TD，并且可以从第一模式选通信号PS1和第二模式选通信号PS2来产生传输选通信号TS。第一芯片1可以将传输数据TD和传输选通信号TS传输到第二芯片2(参见步骤S14)。第一芯片1的第一收发器18可以从第一选择写入数据SWD1产生传输数据TD，并且可以将传输数据TD传输到第二芯片2。第一芯片1的第二收发器19可以从第一选择写入选通信号SWS1产生传输选通信号TS，并且可以将传输选通信号TS传输到第二芯片2。
第二芯片2可以从第一芯片1接收传输数据TD和传输选通信号TS(参见步骤S15)。第二芯片2的第三收发器28可以接收传输数据TD以产生第二读取数据RD2。第二芯片2的第四收发器29可以接收传输选通信号TS以产生第二读取选通信号RS2。
第二芯片2可以从第二读取数据RD2和第二读取选通信号RS2产生感测数据SD和感测选通信号SS，并且可以输出感测数据SD和感测选通信号SS(参见步骤S16)。第二芯片2可以缓冲第二读取数据RD2以产生感测数据SD，并且可以通过第五焊盘20输出感测数据SD。第二芯片2可以缓冲第二读取选通信号RS2以产生感测选通信号SS，并且可以通过第七焊盘22输出感测选通信号SS。
控制芯片3可以从第二芯片2接收感测数据SD和感测选通信号SS(参见步骤S17)。控制芯片3可以通过第一传输线TL1接收感测数据SD，并且可以将感测数据SD与第一模式数据PD1和第二模式数据PD2进行比较，以辨别第一芯片1的第一收发器18是否具有正常的发射功能以及第二芯片2的第三收发器28是否具有正常的接收功能。控制芯片3可以通过第三传输线TL3接收感测选通信号SS，并且可以将感测选通信号SS与第一模式选通信号PS1和第二模式选通信号PS2进行比较，以辨别第一芯片1的第二收发器19是否具有正常的发射功能以及第二芯片2的第四收发器29是否具有正常的接收功能。
下面将参照图8和图9来描述包括被设置为读取模式的第一芯片1和被设置为写入模式的第二芯片2的封装模块的操作。
如果第二写入模式信号WM2被使能为具有逻辑“高”电平而第二读取模式信号RM2被禁止为具有逻辑“低”电平，则第二芯片2可以被设置为在写入模式下操作(参见步骤S21)。如果第一写入模式信号WM1被禁止为具有逻辑“低”电平而第一读取模式信号RM1被使能为具有逻辑“高”电平，则第一芯片1可以被设置为在读取模式下操作(参见步骤S21)。
控制芯片3可以将第一模式数据PD1、第二模式数据PD2、第一模式选通信号PS1和第二模式选通信号PS2传输到第二芯片2(参见步骤S22)。控制芯片3可以通过第一传输线TL1将第一模式数据PD1传输到第二芯片2。控制芯片3可以通过第二传输线TL2将第二模式数据PD2传输到第二芯片2。控制芯片3可以通过第三传输线TL3将第一模式选通信号PS1传输到第二芯片2。控制芯片3可以通过第四传输线TL4将第二模式选通信号PS2传输到第二芯片2。
第二芯片2可以通过第五焊盘20、第六焊盘21、第七焊盘22和第八焊盘23而从控制芯片3接收第一模式数据PD1、第二模式数据PD2、第一模式选通信号PS1和第二模式选通信号PS2(参见步骤S23)。第二芯片2可以通过第一传输线TL1和第五焊盘20接收第一模式数据PD1。第二芯片2可以通过第二传输线TL2和第六焊盘21接收第二模式数据PD2。第二芯片2可以通过第三传输线TL3和第七焊盘22接收第一模式选通信号PS1。第二芯片2可以通过第四传输线TL4和第八焊盘23接收第二模式选通信号PS2。
第二芯片2可以从第一模式数据PD1和第二模式数据PD2产生传输数据TD，并且可以从第一模式选通信号PS1和第二模式选通信号PS2产生传输选通信号TS。第二芯片2可以将传输数据TD和传输选通信号TS传输到第一芯片1(参见步骤S24)。第二芯片2的第三收发器28可以从第二选择写入数据SWD2产生传输数据TD，并且可以将传输数据TD传输到第一芯片1。第二芯片2的第四收发器29可以从第二选择写入选通信号SWS2产生传输选通信号TS，并且可以将传输选通信号TS传输到第一芯片1。
第一芯片1可以从第二芯片2接收传输数据TD和传输选通信号TS(参见步骤S25)。第一芯片1的第一收发器18可以接收传输数据TD以产生第一读取数据RD1。第一芯片1的第二收发器19可以接收传输选通信号TS以产生第一读取选通信号RS1。
第一芯片1可以从第一读取数据RD1和第一读取选通信号RS1产生感测数据SD和感测选通信号SS，并且可以输出感测数据SD和感测选通信号SS(参见步骤S26)。第一芯片1可以缓冲第一读取数据RD1以产生感测数据SD，并且可以通过第一焊盘10输出感测数据SD。第一芯片1可以缓冲第一读取选通信号RS1以产生感测选通信号SS，并且可以通过第三焊盘12输出感测选通信号SS。
控制芯片3可以从第一芯片1接收感测数据SD和感测选通信号SS(参见步骤S27)。控制芯片3可以通过第一传输线TL1接收感测数据SD，并且可以将感测数据SD与第一模式数据PD1和第二模式数据PD2进行比较，以辨别第二芯片2的第三收发器28是否具有正常的发射功能以及第一芯片1的第一收发器18是否具有正常的接收功能。控制芯片3可以通过第三传输线TL3接收感测选通信号SS，并且可以将感测选通信号SS与第一模式选通信号PS1和第二模式选通信号PS2进行比较，以辨别第二芯片2的第四收发器29是否具有正常的发射功能以及第一芯片1的第二收发器19是否具有正常的接收功能。
如上所述，根据一个实施例的封装模块可以分别将第一芯片1和第二芯片2设置为写入模式和读取模式，以辨别包括在第一芯片1中的第一收发器18和第二收发器19是否具有正常的发射功能以及包括在第二芯片2中的第三收发器28和第四收发器29是否具有正常的接收功能。另外，封装模块可以分别将第二芯片2和第一芯片1设置为写入模式和读取模式，以辨别包括在第二芯片2中的第三收发器28和第四收发器29是否具有正常的发射功能以及包括在第一芯片1中的第一收发器18和第二收发器19是否具有正常的接收功能。即，根据一个实施例的封装模块可以将第一芯片1置于写入模式的状态并将第二芯片2置于读取模式的状态，然后可以将第二芯片2置于写入模式的状态并将第一芯片1置于读取模式的状态，由此辨别包括在第一芯片1和第二芯片2中的第一收发器至第四收发器18、19、28和29是否具有正常的发射功能和正常的接收功能。
参考图10，根据另一个实施例的封装模块可以包括第一芯片51、第二芯片52、第三芯片53、第四芯片54、控制芯片55和传输线组56。
第一芯片51可以响应于第一写入模式信号WM1和第一读取模式信号RM1而在写入模式或读取模式下操作。如果第一写入模式信号WM1被使能，则第一芯片51可以在写入模式下操作。如果第一读取模式信号RM1被使能，则第一芯片51可以在读取模式下操作。
第二芯片52可以响应于第二写入模式信号WM2和第二读取模式信号RM2而在写入模式或读取模式下操作。如果第二写入模式信号WM2被使能，则第二芯片52可以在写入模式下操作。如果第二读取模式信号RM2被使能，则第二芯片52可以在读取模式下操作。
第三芯片53可以响应于第三写入模式信号WM3和第三读取模式信号RM3而在写入模式或读取模式下操作。如果第三写入模式信号WM3被使能，则第三芯片53可以在写入模式下操作。如果第三读取模式信号RM3被使能，则第三芯片53可以在读取模式下操作。
第四芯片54可以响应于第四写入模式信号WM4和第四读取模式信号RM4而在写入模式或读取模式下操作。如果第四写入模式信号WM4被使能，则第四芯片54可以在写入模式下操作。如果第四读取模式信号RM4被使能，则第四芯片54可以在读取模式下操作。
第一芯片至第四芯片51、52、53和54中的每一个芯片可以被实现为具有与参考图1描述的第一芯片1或第二芯片2基本相同的配置。
控制芯片55可以通过传输线组56将各种信号和/或数据传输到第一芯片至第四芯片51、52、53和54中的至少一个芯片，或者可以通过传输线组56从第一芯片至第四芯片51、52、53和54中的至少一个芯片接收信号和/或数据。
根据图10中所示的封装模块，可以通过将第一芯片至第四芯片51、52、53和54中的两个芯片置于写入模式的状态并且将第一芯片至第四芯片51、52、53和54的剩余芯片置于读取模式的状态来测试第一芯片至第四芯片51、52、53和54中的每一个芯片的发射功能和接收功能。例如，图10中所示的封装模块可以将第一芯片51和第三芯片53置于写入模式的状态并且将第二芯片52和第四芯片54置于读取模式的状态，以辨别第一芯片51和第三芯片53是否具有正常的发射功能以及第二芯片52和第四芯片54是否具有正常的接收功能。另外，图10中所示的封装模块也可以将第二芯片52和第四芯片54置于写入模式的状态并且将第一芯片51和第三芯片53置于读取模式的状态，以辨别第二芯片52和第四芯片54是否具有正常的发射功能以及第一芯片51和第三芯片53是否具有正常的接收功能。
参照图1至图10描述的封装模块中的至少一个封装模块可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图11所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以读取储存的数据并将储存的数据输出到存储器控制器1002。数据储存电路1001可以包括参照图1至图10描述的封装模块中的至少一个封装模块。封装模块可以包括多个芯片。封装模块可以将多个芯片中的至少一个芯片置于写入模式的状态，并将多个芯片中的剩余芯片置于读取模式的状态，以辨别被设置为写入模式的芯片是否具有正常的发射功能以及被设置为读取模式的芯片是否具有正常的接收功能。同时，数据储存电路1001可以包括即使其电源中断时也可以保持其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。尽管图11用单个块示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并将储存的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电力地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外设组件互连高速(PCI-E)、串行附接的SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议中的任何一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (21)

1.一种封装装置，包括：
第一芯片，其被配置为在第一写入模式下操作并接收第一模式数据；
第二芯片，其被配置为在第一读取模式下操作并接收第一传输数据以产生并输出第一感测数据；以及
控制芯片，其被配置为将第一模式数据传输到第一芯片，并且被配置为接收第一感测数据以辨别第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能，
其中，基于第一模式数据与第一感测数据之间的比较来确定第一芯片是否具有正常的发射功能和第二芯片是否具有正常的接收功能，其中第一芯片包括：第一焊盘，其接收第一模式数据以提供写入数据；第一选择电路，其被配置为将写入数据选择性地输出为选择写入数据；以及第一收发器，第一收发器被配置为从选择写入数据产生所述第一传输数据，并且被配置为输出所述第一传输数据。
2.根据权利要求1所述的封装装置，
其中，控制芯片通过第一传输线将第一模式数据传输到第一芯片，以及
其中，控制芯片通过第一传输线接收来自第二芯片的第一感测数据。
3.根据权利要求1所述的封装装置，其中，第二芯片包括：
第二收发器，其被配置为接收第一传输数据以产生读取数据；
输出电路，其被配置为在第一读取模式下从读取数据产生选择读取数据；以及
第二焊盘，其将选择读取数据输出为第一感测数据。
4.根据权利要求1所述的封装装置，其中，第一芯片在第一写入模式下接收第一模式选通信号以产生并传输传输选通信号。
5.根据权利要求4所述的封装装置，其中，第二芯片在第一读取模式下接收传输选通信号以产生并传输感测选通信号。
6.根据权利要求5所述的封装装置，其中，控制芯片将第一模式选通信号传输到第一芯片，并且接收感测选通信号以辨别第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能。
7.根据权利要求6所述的封装装置，
其中，控制芯片通过第二传输线将第一模式选通信号传输到第一芯片，以及
其中，控制芯片通过第二传输线接收来自第二芯片的感测选通信号。
8.根据权利要求1所述的封装装置，其中，第二芯片在第二写入模式下接收第二模式数据以产生并传输第二传输数据。
9.根据权利要求8所述的封装装置，其中，在第一写入模式和第一读取模式终止之后，设置第二写入模式。
10.根据权利要求8所述的封装装置，其中，第一芯片在第二读取模式下接收第二传输数据以产生并传输第二感测数据。
11.根据权利要求10所述的封装装置，其中，在第一写入模式和第一读取模式终止之后，设置第二读取模式。
12.根据权利要求10所述的封装装置，还包括：控制芯片，其被配置为将第二模式数据传输到第二芯片，并且被配置为接收第二感测数据以辨别第二芯片是否具有正常的发射功能以及第一芯片是否具有正常的接收功能。
13.根据权利要求12所述的封装装置，
其中，控制芯片通过第三传输线将第二模式数据传输到第二芯片，以及
其中，控制芯片通过第一传输线接收来自第一芯片的第二感测数据。
14.一种测试芯片的操作的方法，所述方法包括：
将来自多个芯片的第一芯片设置为第一写入模式的状态并且将来自所述多个芯片的第二芯片设置为第一读取模式的状态；
从输入到第一芯片的第一模式数据产生第一传输数据；
将第一传输数据从第一芯片传输到第二芯片；
从输入到第二芯片的第一传输数据产生第一感测数据，以从第二芯片输出第一感测数据；以及
将第一感测数据与第一模式数据进行比较以辨别第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能。
15.根据权利要求14所述的方法，其中，产生第一传输数据的步骤包括：
接收第一模式数据以在第一芯片中提供写入数据；
在第一芯片中选择写入数据作为选择写入数据；以及
从选择写入数据中产生第一传输数据以将第一传输数据从第一芯片传输到第二芯片。
16.根据权利要求14所述的方法，其中，产生第一感测数据以从第二芯片输出第一感测数据的步骤包括：
在第二芯片中接收第一传输数据以提供读取数据；以及
从第二芯片中的读取数据产生选择读取数据以将选择读取数据输出为第一感测数据。
17.根据权利要求14所述的方法，其中，在产生第一感测数据以从第二芯片输出第一感测数据之后，将第二芯片设置为第二写入模式的状态并将第一芯片设置为第二读取模式的状态。
18.根据权利要求17所述的方法，其中，在第一写入模式和第一读取模式终止之后，设置第二写入模式和第二读取模式。
19.根据权利要求17所述的方法，其中，将第二芯片置于第二写入模式的状态并将第一芯片置于第二读取模式的状态之后：
从输入到第二芯片的第二模式数据产生第二传输数据；
将第二传输数据从第二芯片传输到第一芯片；以及
从输入到第一芯片的第二传输数据产生第二感测数据，以从第一芯片输出第二感测数据。
20.根据权利要求19所述的方法，还包括：将第二感测数据与第二模式数据进行比较以辨别第二芯片是否具有正常的发射功能以及第一芯片是否具有正常的接收功能。
21.一种封装装置，包括：
第一芯片，其被配置为在写入模式下操作并接收模式选通信号以产生并传输传输选通信号；
第二芯片，其被配置为在读取模式下操作并接收传输选通信号以产生并输出感测选通信号；以及
控制芯片，其被配置为将模式选通信号传输到第一芯片并且被配置为接收感测选通信号以辨别第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能，
其中，基于模式选通信号与感测选通信号之间的比较来确定第一芯片是否具有正常的发射功能以及第二芯片是否具有正常的接收功能，其中第一芯片包括第一收发器，第一收发器被配置为从选择写入选通信号产生所述传输选通信号，并且被配置为输出所述传输选通信号。
CN201810031132.9A 2017-09-04 2018-01-12 封装模块以及测试包括在封装模块中的芯片的操作的方法 Active CN109426640B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0112713 2017-09-04
KR1020170112713A KR20190026233A (ko) 2017-09-04 2017-09-04 패키지모듈 및 칩들의 동작을 테스트하는 방법

Publications (2)

Publication Number Publication Date
CN109426640A CN109426640A (zh) 2019-03-05
CN109426640B true CN109426640B (zh) 2022-12-02

Family

ID=65514401

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810031132.9A Active CN109426640B (zh) 2017-09-04 2018-01-12 封装模块以及测试包括在封装模块中的芯片的操作的方法

Country Status (4)

Country Link
US (1) US10282289B2 (zh)
KR (1) KR20190026233A (zh)
CN (1) CN109426640B (zh)
TW (1) TWI754712B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169205A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101799517A (zh) * 2010-04-09 2010-08-11 华为终端有限公司 合封芯片以及合封芯片测试系统
CN105023617A (zh) * 2014-04-28 2015-11-04 爱思开海力士有限公司 存储器件、存储系统和操作存储器件的方法
US9218861B2 (en) * 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
CN105321540A (zh) * 2014-05-28 2016-02-10 三星电子株式会社 存储器系统、存储器接口连接装置及其接口连接方法
CN106556793A (zh) * 2016-11-09 2017-04-05 上海东软载波微电子有限公司 芯片测试系统及测试方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110050923A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 모듈 및 이를 구비하는 반도체 메모리 시스템
KR20120034410A (ko) * 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치 및 제조 방법
KR20120119532A (ko) 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 테스트 방법
KR101804521B1 (ko) * 2011-08-16 2017-12-07 에스케이하이닉스 주식회사 집적회로 칩, 이를 포함하는 시스템 및 동작방법, 메모리 및 메모리 시스템
JP2014022652A (ja) 2012-07-20 2014-02-03 Elpida Memory Inc 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法
KR20140027859A (ko) * 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
US9728425B1 (en) * 2016-04-02 2017-08-08 Intel Corporation Space-efficient underfilling techniques for electronic assemblies

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101799517A (zh) * 2010-04-09 2010-08-11 华为终端有限公司 合封芯片以及合封芯片测试系统
US9218861B2 (en) * 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
CN105023617A (zh) * 2014-04-28 2015-11-04 爱思开海力士有限公司 存储器件、存储系统和操作存储器件的方法
CN105321540A (zh) * 2014-05-28 2016-02-10 三星电子株式会社 存储器系统、存储器接口连接装置及其接口连接方法
CN106556793A (zh) * 2016-11-09 2017-04-05 上海东软载波微电子有限公司 芯片测试系统及测试方法

Also Published As

Publication number Publication date
US10282289B2 (en) 2019-05-07
TW201913931A (zh) 2019-04-01
TWI754712B (zh) 2022-02-11
US20190073294A1 (en) 2019-03-07
KR20190026233A (ko) 2019-03-13
CN109426640A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
US10651163B2 (en) Semiconductor device and semiconductor system
US11101016B2 (en) Test modes for a semiconductor memory device with stacked memory chips using a chip identification
CN110060714B (zh) 半导体器件以及包括其的半导体系统
US10037811B1 (en) Integrated circuits compensating for timing skew difference between signals
CN109426640B (zh) 封装模块以及测试包括在封装模块中的芯片的操作的方法
US9647659B1 (en) Semiconductor devices
CN106409322B (zh) 半导体器件以及包括半导体器件的半导体系统
CN108736876B (zh) 电子设备
US10381066B2 (en) Semiconductor memory device with burst mode
US9859020B2 (en) Semiconductor devices
CN110415738B (zh) 电平移位器和包括该电平移位器的存储系统
CN110223723B (zh) 数据缓冲器和具有该数据缓冲器的存储装置
US9805824B2 (en) Semiconductor devices and semiconductor systems
CN113012735A (zh) 半导体器件
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US9761327B2 (en) Semiconductor devices to store test data in memory cell array
CN109903808B (zh) 电子器件
CN110297533B (zh) 与执行复位操作相关的半导体封装和半导体系统
CN110544496B (zh) 数据输出缓冲器和具有该数据输出缓冲器的存储装置
US10373658B2 (en) Semiconductor modules
CN110232937A (zh) 数据输出缓冲器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant