TWI754712B - 封裝模組以及測試包括在封裝模組中的晶片的操作的方法 - Google Patents

封裝模組以及測試包括在封裝模組中的晶片的操作的方法 Download PDF

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TWI754712B
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Abstract

可以提供一種封裝模組。封裝模組可以包括第一晶片和第二晶片。第一晶片可以被配置為在第一寫入模式下接收第一模式資料,以產生第一傳輸資料。第二晶片可以被配置為在第一讀取模式下接收第一傳輸資料,以產生並輸出第一感測資料。

Description

封裝模組以及測試包括在封裝模組中的晶片的操作的方 法
本公開的實施例總體而言係關於包括多個晶片的封裝模組以及測試包括在封裝模組中的晶片的操作的方法。
每個封裝模組可以包括在其間執行資料通訊的多個晶片。包括在每個封裝模組中的多個晶片中的每一個晶片可以包括用於接收資料或訊號的接收器和用於輸出資料或訊號的發射器。接收器和發射器可以組合成單個收發器。
本申請要求2017年9月4日提交的申請號為10-2017-0112713的韓國專利申請的優先權,其公開內容透過引用整體合併於此。
根據一個實施例,一種封裝模組可以包括第一晶片和第二晶片。第一晶片可以被配置為在第一寫入模式下操作並接收模式資料。第二晶片可以被配置為在第一讀取模式下操作並且輸出第一感測資料。基於模式資料與第一感測資料之間的比較來確定第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
根據一個實施例,提供了一種測試包括在封裝模組中的晶片的操作的方法。該方法可以包括:將晶片中的第一晶片置於第一寫入模式的狀態並且將晶片中的第二晶片置於第一讀取模式的狀態;從輸入到第一晶片的第一模式資料產生第一傳輸資料;將第一傳輸資料從第一晶片傳輸到第二晶片;以及從輸入到第二晶片的第一傳輸資料產生第一感測資料,以從第二晶片輸出第一感測資料。
根據一個實施例,提供了一種封裝模組。該封裝模組可以包括被配置為在寫入模式下操作並接收模式資料的第一晶片。封裝模組可以包括被配置為在讀取模式下操作並輸出感測資料的第二晶片。可以基於模式資料和感測資料之間的比較來確定第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
根據一個實施例,提供了一種封裝模組。該封裝模組可以包括被配置為在寫入模式下操作並接收模式選通訊號的第一晶片。封裝模組可以包括被配置為在讀取模式下操作並輸出感測選通訊號的第二晶片。可以基於模式選通訊號與感測選通訊號之間的比較來確定第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
根據一個實施例,提供了一種封裝模組。該封裝模組可以包括被配置為在第一寫入模式下接收第一模式選通訊號以產生並傳輸傳輸選通訊號的第一晶片。封裝模組可以包括被配置為在第一讀取模式下接收傳輸選通訊號以產生並輸出感測選通訊號的第二晶片。
1:第一晶片
10:第一焊墊
11:第二焊墊
12:第三焊墊
13:第四焊墊
14:第一選擇電路
15:第一輸出電路
16:第二選擇電路
17:第二輸出電路
18:第一收發器
181:第一發射器
182:第一接收器
19:第二收發器
191:第二發射器
192:第二接收器
2:第二晶片
20:第五焊墊
21:第六焊墊
22:第七焊墊
23:第八焊墊
24:第三選擇電路
25:第三輸出電路
26:第四選擇電路
27:第四輸出電路
28:第三收發器
29:第四收發器
3:控制晶片
51:第一晶片
52:第二晶片
53:第三晶片
54:第四晶片
55:控制晶片
56:傳輸線組
1000:電子系統
1001:資料儲存電路
1002:記憶體控制器
1003:緩衝記憶體
1004:輸入/輸出介面
IV151、IV171:反相器
IV181、IV182:反相器
IV191、IV192:反相器
N151、N152:NMOS電晶體
N171、N172:NMOS電晶體
N181、N182:NMOS電晶體
N183、N184:NMOS電晶體
N191、N192:NMOS電晶體
N193、N194:NMOS電晶體
P151、P171:PMOS電晶體
P181、P182:PMOS電晶體
P191、P192:PMOS電晶體
PD1:第一模式資料
PD2:第二模式資料
PS1:第一模式選通訊號
PS2:第二模式選通訊號
RD1:第一讀取資料
RD2:第二讀取資料
RM1:第一讀取模式訊號
RM2:第二讀取模式訊號
RS1:第一讀取選通訊號
RS2:第二讀取選通訊號
S11~S17:步驟
S21~S27:步驟
SD:感測資料
SRD1:第一選擇讀取資料
SRD2:第二選擇讀取資料
SRS1:第一選擇讀取選通訊號
SRS2:第二選擇讀取選通訊號
SS:感測選通訊號
SWD1:第一選擇寫入資料
SWD2:第二選擇寫入資料
SWS1:第一選擇寫入選通訊號
SWS2:第二選擇寫入選通訊號
TD:傳輸資料
TL1:第一傳輸線
TL2:第二傳輸線
TL3:第三傳輸線
TL4:第四傳輸線
TS:傳輸選通訊號
WD1:第一寫入資料
WD2:第二寫入資料
WD3:第三寫入資料
WD4:第四寫入資料
WM1:第一寫入模式訊號
WM2:第二寫入模式訊號
WS1:第一寫入選通訊號
WS2:第二寫入選通訊號
WS3:第三寫入選通訊號
WS4:第四寫入選通訊號
〔圖1〕是示出根據本公開的一個實施例的封裝模組的配置的方塊圖。
〔圖2〕是示出包括在〔圖1〕的封裝模組中的第一輸出電路的示例的電路圖。
〔圖3〕是示出包括在〔圖1〕的封裝模組中的第二輸出電路的示例的電路圖。
〔圖4〕是示出包括在〔圖1〕的封裝模組中的第一收發器的示例的電路圖。
〔圖5〕是示出包括在〔圖1〕的封裝模組中的第二收發器的示例的電路圖。
〔圖6〕是示出包括處於寫入模式的第一晶片和處於讀取模式的第二晶片的封裝模組的配置的方塊圖。
〔圖7〕是示出〔圖6〕中所示的封裝模組的操作的流程圖。
〔圖8〕是示出包括處於讀取模式的第一晶片和處於寫入模式的第二晶片的封裝模組的配置的方塊圖。
〔圖9〕是示出〔圖8〕中所示的封裝模組的操作的流程圖。
〔圖10〕是示出根據本公開的一個實施例的封裝模組的配置的方塊圖。
〔圖11〕是示出採用〔圖1〕和〔圖10〕所示的封裝模組中的至少一個封裝模組的電子系統的配置的方塊圖。
下文中將參考所附圖式來描述本公開的各種實施例。然而,本文中所描述的實施例僅用於說明目的,並非意在限制本公開的範圍。
各種實施例涉及對包括在其晶片中的收發器具有可測試性的封裝模組。此外,訊號的邏輯位準可以與所描述的不同或相反。例如,被描述為 具有邏輯「高」位準的訊號可以可選地具有邏輯「低」位準,而被描述為具有邏輯「低」位準的訊號可以可選地具有邏輯「高」位準。
參考圖1,根據一個實施例的封裝模組可以包括第一晶片1、第二晶片2、控制晶片3、第一傳輸線TL1、第二傳輸線TL2、第三傳輸線TL3和第四傳輸線TL4。
第一晶片1可以包括第一焊墊10、第二焊墊11、第三焊墊12、第四焊墊13、第一選擇電路14、第一輸出電路15、第二選擇電路16、第二輸出電路17、第一收發器18和第二收發器19。
第一選擇電路14可以回應於第一寫入資料WD1和第二寫入資料WD2而產生第一選擇寫入資料SWD1。當第一晶片1處於寫入模式時,第一選擇電路14可以透過第一焊墊10接收第一寫入資料WD1,並且可以透過第二焊墊11接收第二寫入資料WD2。當第一晶片1處於寫入模式時,如果第一寫入資料WD1被輸入到第一選擇電路14,則第一選擇電路14可以將第一寫入資料WD1選擇並輸出為第一選擇寫入資料SWD1。當第一晶片1處於寫入模式時,如果第二寫入資料WD2被輸入到第一選擇電路14,則第一選擇電路14可以將第二寫入資料WD2選擇並輸出為第一選擇寫入資料SWD1。
第一輸出電路15可以回應於第一讀取模式訊號RM1而從第一讀取資料RD1產生第一選擇讀取資料SRD1。第一讀取模式訊號RM1可以在第一晶片1處於讀取模式時被致能。第一讀取模式訊號RM1可以從控制晶片3輸出,或者可以由外部設備提供。被致能的第一讀取模式訊號RM1的邏輯位準可以根據實施例而被設置為不同。如果第一讀取模式訊號RM1被致能,則第一輸出電路 15可以將第一讀取資料RD1輸出為第一選擇讀取資料SRD1。隨後將參考圖2描述第一輸出電路15的配置和操作。
第二選擇電路16可以回應於第一寫入選通訊號WS1和第二寫入選通訊號WS2而產生第一選擇寫入選通訊號SWS1。當第一晶片1處於寫入模式時,第二選擇電路16可以透過第三焊墊12來接收第一寫入選通訊號WS1,並且可以透過第四焊墊13來接收第二寫入選通訊號WS2。當第一晶片1處於寫入模式時,如果第一寫入選通訊號WS1被輸入到第二選擇電路16,則第二選擇電路16可以將第一寫入選通訊號WS1選擇並輸出為第一選擇寫入選通訊號SWS1。當第一晶片1處於寫入模式時,如果第二寫入選通訊號WS2被輸入到第二選擇電路16,則第二選擇電路16可以將第二寫入選通訊號WS2選擇並輸出為第一選擇寫入選通訊號SWS1。
第二輸出電路17可以回應於第一讀取模式訊號RM1而從第一讀取選通訊號RS1產生第一選擇讀取選通訊號SRS1。如果第一讀取模式訊號RM1被致能,則第二輸出電路17可以將第一讀取選通訊號RS1輸出為第一選擇讀取選通訊號SRS1。隨後將參考圖3描述第二輸出電路17的配置和操作。
第一收發器18可以回應於第一寫入模式訊號WM1而從第一選擇寫入資料SWD1產生傳輸資料TD。第一寫入模式訊號WM1可以在第一晶片1處於寫入模式時被致能。第一寫入模式訊號WM1可以從控制晶片3輸出,或者可以由外部設備提供。被致能的第一寫入模式訊號WM1的邏輯位準可以根據實施例而被設置為不同。如果第一寫入模式訊號WM1被致能,則第一收發器18可以將第一選擇寫入資料SWD1輸出為傳輸資料TD。第一收發器18可以回應於第一讀取模式訊號RM1而從傳輸資料TD產生第一讀取資料RD1。如果第一讀取模式 訊號RM1被致能,則第一收發器18可以接收傳輸資料TD,以將傳輸資料TD輸出為第一讀取資料RD1。隨後將參考圖4描述第一收發器18的配置和操作。
第二收發器19可以回應於第一寫入模式訊號WM1而從第一選擇寫入選通訊號SWS1產生傳輸選通訊號TS。如果第一寫入模式訊號WM1被致能,則第二收發器19可以將第一選擇寫入選通訊號SWS1輸出為傳輸選通訊號TS。第二收發器19可以回應於第一讀取模式訊號RM1而從傳輸選通訊號TS產生第一讀取選通訊號RS1。如果第一讀取模式訊號RM1被致能,則第二收發器19可以接收傳輸選通訊號TS,以將傳輸選通訊號TS輸出為第一讀取選通訊號RS1。隨後將參考圖5描述第二收發器19的配置和操作。
第二晶片2可以包括第五焊墊20、第六焊墊21、第七焊墊22、第八焊墊23、第三選擇電路24、第三輸出電路25、第四選擇電路26、第四輸出電路27、第三收發器28和第四收發器29。
第三選擇電路24可以回應於第三寫入資料WD3和第四寫入資料WD4而產生第二選擇寫入資料SWD2。當第二晶片2處於寫入模式時,第三選擇電路24可以透過第五焊墊20來接收第三寫入資料WD3,並且可以透過第六焊墊21來接收第四寫入資料WD4。當第二晶片2處於寫入模式時,如果第三寫入資料WD3被輸入到第三選擇電路24,則第三選擇電路24可以將第三寫入資料WD3選擇並輸出為第二選擇寫入資料SWD2。當第二晶片2處於寫入模式時,如果第四寫入資料WD4被輸入到第三選擇電路24,則第三選擇電路24可以將第四寫入資料WD4選擇並輸出為第二選擇寫入資料SWD2。
第三輸出電路25可以回應於第二讀取模式訊號RM2而從第二讀取資料RD2產生第二選擇讀取資料SRD2。第二讀取模式訊號RM2可以在第二晶 片2處於讀取模式時被致能。第二讀取模式訊號RM2可以從控制晶片3輸出,或者可以由外部設備提供。被致能的第二讀取模式訊號RM2的邏輯位準可以根據實施例而被設置為不同。如果第二讀取模式訊號RM2被致能,則第三輸出電路25可以將第二讀取資料RD2輸出為第二選擇讀取資料SRD2。
第四選擇電路26可以回應於第三寫入選通訊號WS3和第四寫入選通訊號WS4而產生第二選擇寫入選通訊號SWS2。當第二晶片2處於寫入模式時,第四選擇電路26可以透過第七焊墊22來接收第三寫入選通訊號WS3,並且可以透過第八焊墊23來接收第四寫入選通訊號WS4。當第二晶片2處於寫入模式時,如果第三寫入選通訊號WS3被輸入到第四選擇電路26,則第四選擇電路26可以將第三寫入選通訊號WS3選擇並輸出為第二選擇寫入選通訊號SWS2。當第二晶片2處於寫入模式時,如果第四寫入選通訊號WS4被輸入到第四選擇電路26,則第四選擇電路26可以將第四寫入選通訊號WS4選擇並輸出為第二選擇寫入選通訊號SWS2。
第四輸出電路27可以回應於第二讀取模式訊號RM2而從第二讀取選通訊號RS2產生第二選擇讀取選通訊號SRS2。如果第二讀取模式訊號RM2被致能,則第四輸出電路27可以將第二讀取選通訊號RS2輸出為第二選擇讀取選通訊號SRS2。
第三收發器28可以回應於第二寫入模式訊號WM2而從第二選擇寫入資料SWD2產生傳輸資料TD。第二寫入模式訊號WM2可以在第二晶片2處於寫入模式時被致能。如果第二寫入模式訊號WM2被致能,則第三收發器28可以將第二選擇寫入資料SWD2輸出為傳輸資料TD。第三收發器28可以回應於第二讀取模式訊號RM2而從傳輸資料TD產生第二讀取資料RD2。如果第二讀取模 式訊號RM2被致能,則第三收發器28可以接收傳輸資料TD以將傳輸資料TD輸出為第二讀取資料RD2。
第四收發器29可以回應於第二寫入模式訊號WM2而從第二選擇寫入選通訊號SWS2產生傳輸選通訊號TS。如果第二寫入模式訊號WM2被致能,則第四收發器29可以將第二選擇寫入選通訊號SWS2輸出為傳輸選通訊號TS。第四收發器29可以回應於第二讀取模式訊號RM2而從傳輸選通訊號TS產生第二讀取選通訊號RS2。如果第二讀取模式訊號RM2被致能,則第四收發器29可以接收傳輸選通訊號TS以將傳輸選通訊號TS輸出為第二讀取選通訊號RS2。
控制晶片3可以透過第一傳輸線TL1、第二傳輸線TL2、第三傳輸線TL3和第四傳輸線TL4來將訊號傳輸到第一晶片1和第二晶片2。控制晶片3可以透過第一傳輸線至第四傳輸線TL1、TL2、TL3和TL4而從第一晶片1和第二晶片2接收訊號。隨後將參考圖6至圖9來描述為了在控制晶片3與第一晶片1和第二晶片2之間傳輸訊號而執行的操作。
圖2示出了第一輸出電路15的示例的電路圖。參考圖2,第一輸出電路15可以包括PMOS電晶體P151、NMOS電晶體N151和N152以及反相器IV151。當第一晶片1處於讀取模式時,如果第一讀取模式訊號RM1被致能為具有邏輯「高」位準,則第一輸出電路15可以緩衝第一讀取資料RD1,以將已緩衝的第一讀取資料輸出為第一選擇讀取資料SRD1。
圖3示出了第二輸出電路17的示例的電路圖。參考圖3,第二輸出電路17可以包括PMOS電晶體P171、NMOS電晶體N171和N172以及反相器IV171。當第一晶片1處於讀取模式時,如果第一讀取模式訊號RM1被致能為具 有邏輯「高」位準,則第二輸出電路17可以緩衝第一讀取選通訊號RS1,以將已緩衝的第一讀取選通訊號輸出為第一選擇讀取選通訊號SRS1。
圖4示出了第一收發器18的示例的電路圖。參考圖4,第一收發器18可以包括第一發射器181和第一接收器182。
第一發射器181可以包括PMOS電晶體P181、NMOS電晶體N181和N182以及反相器IV181。當第一晶片1處於寫入模式時,如果第一寫入模式訊號WM1被致能為具有邏輯「高」位準,則第一發射器181可以緩衝第一選擇寫入資料SWD1以將已緩衝的第一選擇寫入資料輸出為傳輸資料TD。
第一接收器182可以包括PMOS電晶體P182、NMOS電晶體N183和N184以及反相器IV182。當第一晶片1處於讀取模式時,如果第一讀取模式訊號RM1被致能為具有邏輯「高」位準,則第一接收器182可以緩衝傳輸資料TD,以將已緩衝的傳輸資料輸出為第一讀取資料RD1。
圖5示出了第二收發器19的示例的電路圖。參見圖5,第二收發器19可以包括第二發射器191和第二接收器192。
第二發射器191可以包括PMOS電晶體P191、NMOS電晶體N191和N192以及反相器IV191。當第一晶片1處於寫入模式時,如果第一寫入模式訊號WM1被致能為具有邏輯「高」位準,則第二發射器191可以緩衝第一選擇寫入選通訊號SWS1,以將已緩衝的第一選擇寫入選通訊號輸出為傳輸選通訊號TS。
第二接收器192可以包括PMOS電晶體P192、NMOS電晶體N193和N194以及反相器IV192。當第一晶片1處於讀取模式時,如果第一讀取模式訊 號RM1被致能為具有邏輯「高」位準,則第二接收器192可以緩衝傳輸選通訊號TS,以將已緩衝的傳輸選通訊號輸出為第一讀取選通訊號RS1。
下面將參考圖6和圖7來描述包括被設置為寫入模式的第一晶片1和被設置為讀取模式的第二晶片2的封裝模組的操作。
如果第一寫入模式訊號WM1被致能為具有邏輯「高」位準而第一讀取模式訊號RM1被失能為具有邏輯「低」位準,則第一晶片1可以被設置為在寫入模式下操作(參見步驟S11)。如果第二寫入模式訊號WM2被失能為具有邏輯「低」位準而第二讀取模式訊號RM2被致能為具有邏輯「高」位準,則第二晶片2可以被設置為在讀取模式下操作(參見步驟S11)。
控制晶片3可以將第一模式(pattern)資料PD1、第二模式資料PD2、第一模式選通訊號PS1和第二模式選通訊號PS2傳輸到第一晶片1(參見步驟S12)。控制晶片3可以透過第一傳輸線TL1將第一模式資料PD1傳輸到第一晶片1。控制晶片3可以透過第二傳輸線TL2將第二模式資料PD2傳輸到第一晶片1。控制晶片3可以透過第三傳輸線TL3將第一模式選通訊號PS1傳輸到第一晶片1。控制晶片3可以透過第四傳輸線TL4將第二模式選通訊號PS2傳輸到第一晶片1。
第一晶片1可以透過第一焊墊10、第二焊墊11、第三焊墊12和第四焊墊13而從控制晶片3接收第一模式資料PD1、第二模式資料PD2、第一模式選通訊號PS1和第二模式選通訊號PS2(參見步驟S13)。第一晶片1可以透過第一傳輸線TL1和第一焊墊10來接收第一模式資料PD1。第一晶片1可以透過第二傳輸線TL2和第二焊墊11來接收第二模式資料PD2。第一晶片1可以透過第三傳 輸線TL3和第三焊墊12來接收第一模式選通訊號PS1。第一晶片1可以透過第四傳輸線TL4和第四焊墊13來接收第二模式選通訊號PS2。
第一晶片1可以從第一模式資料PD1和第二模式資料PD2來產生傳輸資料TD,並且可以從第一模式選通訊號PS1和第二模式選通訊號PS2來產生傳輸選通訊號TS。第一晶片1可以將傳輸資料TD和傳輸選通訊號TS傳輸到第二晶片2(參見步驟S14)。第一晶片1的第一收發器18可以從第一選擇寫入資料SWD1產生傳輸資料TD,並且可以將傳輸資料TD傳輸到第二晶片2。第一晶片1的第二收發器19可以從第一選擇寫入選通訊號SWS1產生傳輸選通訊號TS,並且可以將傳輸選通訊號TS傳輸到第二晶片2。
第二晶片2可以從第一晶片1接收傳輸資料TD和傳輸選通訊號TS(參見步驟S15)。第二晶片2的第三收發器28可以接收傳輸資料TD以產生第二讀取資料RD2。第二晶片2的第四收發器29可以接收傳輸選通訊號TS以產生第二讀取選通訊號RS2。
第二晶片2可以從第二讀取資料RD2和第二讀取選通訊號RS2產生感測資料SD和感測選通訊號SS,並且可以輸出感測資料SD和感測選通訊號SS(參見步驟S16)。第二晶片2可以緩衝第二讀取資料RD2以產生感測資料SD,並且可以透過第五焊墊20輸出感測資料SD。第二晶片2可以緩衝第二讀取選通訊號RS2以產生感測選通訊號SS,並且可以透過第七焊墊22輸出感測選通訊號SS。
控制晶片3可以從第二晶片2接收感測資料SD和感測選通訊號SS(參見步驟S17)。控制晶片3可以透過第一傳輸線TL1接收感測資料SD,並且可以將感測資料SD與第一模式資料PD1和第二模式資料PD2進行比較,以辨別 第一晶片1的第一收發器18是否具有正常的發射功能以及第二晶片2的第三收發器28是否具有正常的接收功能。控制晶片3可以透過第三傳輸線TL3接收感測選通訊號SS,並且可以將感測選通訊號SS與第一模式選通訊號PS1和第二模式選通訊號PS2進行比較,以辨別第一晶片1的第二收發器19是否具有正常的發射功能以及第二晶片2的第四收發器29是否具有正常的接收功能。
下面將參照圖8和圖9來描述包括被設置為讀取模式的第一晶片1和被設置為寫入模式的第二晶片2的封裝模組的操作。
如果第二寫入模式訊號WM2被致能為具有邏輯「高」位準而第二讀取模式訊號RM2被失能為具有邏輯「低」位準,則第二晶片2可以被設置為在寫入模式下操作(參見步驟S21)。如果第一寫入模式訊號WM1被失能為具有邏輯「低」位準而第一讀取模式訊號RM1被致能為具有邏輯「高」位準,則第一晶片1可以被設置為在讀取模式下操作(參見步驟S21)。
控制晶片3可以將第一模式資料PD1、第二模式資料PD2、第一模式選通訊號PS1和第二模式選通訊號PS2傳輸到第二晶片2(參見步驟S22)。控制晶片3可以透過第一傳輸線TL1將第一模式資料PD1傳輸到第二晶片2。控制晶片3可以透過第二傳輸線TL2將第二模式資料PD2傳輸到第二晶片2。控制晶片3可以透過第三傳輸線TL3將第一模式選通訊號PS1傳輸到第二晶片2。控制晶片3可以透過第四傳輸線TL4將第二模式選通訊號PS2傳輸到第二晶片2。
第二晶片2可以透過第五焊墊20、第六焊墊21、第七焊墊22和第八焊墊23而從控制晶片3接收第一模式資料PD1、第二模式資料PD2、第一模式選通訊號PS1和第二模式選通訊號PS2(參見步驟S23)。第二晶片2可以透過第一傳輸線TL1和第五焊墊20接收第一模式資料PD1。第二晶片2可以透過第二傳 輸線TL2和第六焊墊21接收第二模式資料PD2。第二晶片2可以透過第三傳輸線TL3和第七焊墊22接收第一模式選通訊號PS1。第二晶片2可以透過第四傳輸線TL4和第八焊墊23接收第二模式選通訊號PS2。
第二晶片2可以從第一模式資料PD1和第二模式資料PD2產生傳輸資料TD,並且可以從第一模式選通訊號PS1和第二模式選通訊號PS2產生傳輸選通訊號TS。第二晶片2可以將傳輸資料TD和傳輸選通訊號TS傳輸到第一晶片1(參見步驟S24)。第二晶片2的第三收發器28可以從第二選擇寫入資料SWD2產生傳輸資料TD,並且可以將傳輸資料TD傳輸到第一晶片1。第二晶片2的第四收發器29可以從第二選擇寫入選通訊號SWS2產生傳輸選通訊號TS,並且可以將傳輸選通訊號TS傳輸到第一晶片1。
第一晶片1可以從第二晶片2接收傳輸資料TD和傳輸選通訊號TS(參見步驟S25)。第一晶片1的第一收發器18可以接收傳輸資料TD以產生第一讀取資料RD1。第一晶片1的第二收發器19可以接收傳輸選通訊號TS以產生第一讀取選通訊號RS1。
第一晶片1可以從第一讀取資料RD1和第一讀取選通訊號RS1產生感測資料SD和感測選通訊號SS,並且可以輸出感測資料SD和感測選通訊號SS(參見步驟S26)。第一晶片1可以緩衝第一讀取資料RD1以產生感測資料SD,並且可以透過第一焊墊10輸出感測資料SD。第一晶片1可以緩衝第一讀取選通訊號RS1以產生感測選通訊號SS,並且可以透過第三焊墊12輸出感測選通訊號SS。
控制晶片3可以從第一晶片1接收感測資料SD和感測選通訊號SS(參見步驟S27)。控制晶片3可以透過第一傳輸線TL1接收感測資料SD,並且 可以將感測資料SD與第一模式資料PD1和第二模式資料PD2進行比較,以辨別第二晶片2的第三收發器28是否具有正常的發射功能以及第一晶片1的第一收發器18是否具有正常的接收功能。控制晶片3可以透過第三傳輸線TL3接收感測選通訊號SS,並且可以將感測選通訊號SS與第一模式選通訊號PS1和第二模式選通訊號PS2進行比較,以辨別第二晶片2的第四收發器29是否具有正常的發射功能以及第一晶片1的第二收發器19是否具有正常的接收功能。
如上所述,根據一個實施例的封裝模組可以分別將第一晶片1和第二晶片2設置為寫入模式和讀取模式,以辨別包括在第一晶片1中的第一收發器18和第二收發器19是否具有正常的發射功能,以及包括在第二晶片2中的第三收發器28和第四收發器29是否具有正常的接收功能。另外,封裝模組可以分別將第二晶片2和第一晶片1設置為寫入模式和讀取模式,以辨別包括在第二晶片2中的第三收發器28和第四收發器29是否具有正常的發射功能,以及包括在第一晶片1中的第一收發器18和第二收發器19是否具有正常的接收功能。即,根據一個實施例的封裝模組可以將第一晶片1置於寫入模式的狀態並將第二晶片2置於讀取模式的狀態,然後可以將第二晶片2置於寫入模式的狀態並將第一晶片1置於讀取模式的狀態,由此辨別包括在第一晶片1和第二晶片2中的第一收發器至第四收發器18、19、28和29是否具有正常的發射功能和正常的接收功能。
參考圖10,根據另一個實施例的封裝模組可以包括第一晶片51、第二晶片52、第三晶片53、第四晶片54、控制晶片55和傳輸線組56。
第一晶片51可以回應於第一寫入模式訊號WM1和第一讀取模式訊號RM1而在寫入模式或讀取模式下操作。如果第一寫入模式訊號WM1被致 能,則第一晶片51可以在寫入模式下操作。如果第一讀取模式訊號RM1被致能,則第一晶片51可以在讀取模式下操作。
第二晶片52可以回應於第二寫入模式訊號WM2和第二讀取模式訊號RM2而在寫入模式或讀取模式下操作。如果第二寫入模式訊號WM2被致能,則第二晶片52可以在寫入模式下操作。如果第二讀取模式訊號RM2被致能,則第二晶片52可以在讀取模式下操作。
第三晶片53可以回應於第三寫入模式訊號WM3和第三讀取模式訊號RM3而在寫入模式或讀取模式下操作。如果第三寫入模式訊號WM3被致能,則第三晶片53可以在寫入模式下操作。如果第三讀取模式訊號RM3被致能,則第三晶片53可以在讀取模式下操作。
第四晶片54可以回應於第四寫入模式訊號WM4和第四讀取模式訊號RM4而在寫入模式或讀取模式下操作。如果第四寫入模式訊號WM4被致能,則第四晶片54可以在寫入模式下操作。如果第四讀取模式訊號RM4被致能,則第四晶片54可以在讀取模式下操作。
第一晶片至第四晶片51、52、53和54中的每一個晶片可以被實現為具有與參考圖1描述的第一晶片1或第二晶片2基本相同的配置。
控制晶片55可以透過傳輸線組56將各種訊號和/或資料傳輸到第一晶片至第四晶片51、52、53和54中的至少一個晶片,或者可以透過傳輸線組56從第一晶片至第四晶片51、52、53和54中的至少一個晶片接收訊號和/或資料。
根據圖10中所示的封裝模組,可以透過將第一晶片至第四晶片51、52、53和54中的兩個晶片置於寫入模式的狀態並且將第一晶片至第四晶片 51、52、53和54的剩餘晶片置於讀取模式的狀態,來測試第一晶片至第四晶片51、52、53和54中的每一個晶片的發射功能和接收功能。例如,圖10中所示的封裝模組可以將第一晶片51和第三晶片53置於寫入模式的狀態並且將第二晶片52和第四晶片54置於讀取模式的狀態,以辨別第一晶片51和第三晶片53是否具有正常的發射功能以及第二晶片52和第四晶片54是否具有正常的接收功能。另外,圖10中所示的封裝模組也可以將第二晶片52和第四晶片54置於寫入模式的狀態並且將第一晶片51和第三晶片53置於讀取模式的狀態,以辨別第二晶片52和第四晶片54是否具有正常的發射功能以及第一晶片51和第三晶片53是否具有正常的接收功能。
參照圖1至圖10描述的封裝模組中的至少一個封裝模組可以應用於包括記憶系統、圖形系統、計算系統、移動系統等的電子系統。例如,如圖11所示,根據一個實施例的電子系統1000可以包括資料儲存電路1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出(I/O)介面1004。
根據從記憶體控制器1002產生的控制訊號,資料儲存電路1001可以儲存從記憶體控制器1002輸出的資料,或者可以讀取儲存的資料並將儲存的資料輸出到記憶體控制器1002。資料儲存電路1001可以包括參照圖1至圖10描述的封裝模組中的至少一個封裝模組。封裝模組可以包括多個晶片。封裝模組可以將多個晶片中的至少一個晶片置於寫入模式的狀態,並將多個晶片中的剩餘晶片置於讀取模式的狀態,以辨別被設置為寫入模式的晶片是否具有正常的發射功能以及被設置為讀取模式的晶片是否具有正常的接收功能。同時,資料儲存電路1001可以包括即使其電源中斷時也可以保持其儲存的資料的非揮發性記憶體。非揮發性記憶體可以是諸如NOR型快閃記憶體或NAND型快閃記憶 體的快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。
記憶體控制器1002可以透過I/O介面1004接收從外部設備(例如,主機設備)輸出的命令,並且可以對從主機設備輸出的命令進行解碼以控制用於將資料登錄到資料儲存電路1001或緩衝記憶體1003中的操作,或用於將儲存在資料儲存電路1001或緩衝記憶體1003中的資料輸出的操作。儘管圖11用單個區塊示出了記憶體控制器1002,但是記憶體控制器1002可以包括用於控制包括非揮發性記憶體的資料儲存電路1001的一個控制器,以及用於控制包括揮發性記憶體的緩衝記憶體1003的另一個控制器。
緩衝記憶體1003可以臨時儲存要由記憶體控制器1002處理的資料。即,緩衝記憶體1003可以臨時儲存從資料儲存電路1001輸出或要被輸入到資料儲存電路1001的資料。緩衝記憶體1003可以根據控制訊號來儲存從記憶體控制器1002輸出的資料。緩衝記憶體1003可以讀取儲存的資料並將儲存的資料輸出到記憶體控制器1002。緩衝記憶體1003可以包括諸如動態隨機存取記憶體(DRAM)、移動DRAM或靜態隨機存取記憶體(SRAM)的揮發性記憶體。
I/O介面1004可以將記憶體控制器1002物理地和電力地連接到外部設備(即,主機)。因此,記憶體控制器1002可以透過I/O介面1004接收從外部設備(即,主機)提供的控制訊號和資料,並且可以將從記憶體控制器1002產生的資料輸出到外部設備(即,主機)。即,電子系統1000可以透過I/O介面1004與主機通信。I/O介面1004可以包括諸如通用序列匯流排(USB)、多媒體卡(MMC)、外設組件互連高速(PCI-E)、串列附接的SCSI(SAS)、串列 AT附件(SATA)、並行AT附件(PATA)、小型電腦系統介面(SCSI)、增強型小型裝置介面(ESDI)和集成驅動電子設備(IDE)的各種介面協定中的任何一種。
電子系統1000可以用作主機的輔助儲存設備或外部儲存設備。電子系統1000可以包括固態硬碟(SSD)、USB記憶體、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、緊湊型快閃記憶體(CF)卡等。
1:第一晶片
10:第一焊墊
11:第二焊墊
12:第三焊墊
13:第四焊墊
14:第一選擇電路
15:第一輸出電路
16:第二選擇電路
17:第二輸出電路
18:第一收發器
19:第二收發器
2:第二晶片
20:第五焊墊
21:第六焊墊
22:第七焊墊
23:第八焊墊
24:第三選擇電路
25:第三輸出電路
26:第四選擇電路
27:第四輸出電路
28:第三收發器
29:第四收發器
3:控制晶片
RD1:第一讀取資料
RD2:第二讀取資料
RM1:第一讀取模式訊號
RM2:第二讀取模式訊號
RS1:第一讀取選通訊號
RS2:第二讀取選通訊號
SRD1:第一選擇讀取資料
SRD2:第二選擇讀取資料
SRS1:第一選擇讀取選通訊號
SRS2:第二選擇讀取選通訊號
SWD1:第一選擇寫入資料
SWD2:第二選擇寫入資料
SWS1:第一選擇寫入選通訊號
SWS2:第二選擇寫入選通訊號
TD:傳輸資料
TL1:第一傳輸線
TL2:第二傳輸線
TL3:第三傳輸線
TL4:第四傳輸線
TS:傳輸選通訊號
WD1:第一寫入資料
WD2:第二寫入資料
WD3:第三寫入資料
WD4:第四寫入資料
WM1:第一寫入模式訊號
WM2:第二寫入模式訊號
WS1:第一寫入選通訊號
WS2:第二寫入選通訊號
WS3:第三寫入選通訊號
WS4:第四寫入選通訊號

Claims (24)

  1. 一種封裝模組,包括:第一晶片,其被配置為在第一寫入模式下操作並接收模式資料;以及第二晶片,其被配置為在第一讀取模式下操作並輸出第一感測資料,其中,基於模式資料與第一感測資料之間的比較來確定第一晶片是否具有正常的發射功能和第二晶片是否具有正常的接收功能,其中,第一晶片包括第一收發器,第一收發器其被配置為從選擇寫入資料產生第一傳輸資料,並且被配置為輸出第一傳輸資料。
  2. 如請求項1所述的封裝模組,還包括:控制晶片,其被配置為將第一模式資料傳輸到第一晶片,並且被配置為接收第一感測資料以辨別第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
  3. 如請求項2所述的封裝模組,其中,控制晶片透過第一傳輸線將第一模式資料傳輸到第一晶片,以及其中,控制晶片透過第一傳輸線接收來自第二晶片的第一感測資料。
  4. 如請求項1所述的封裝模組,其中,第一晶片還包括: 第一焊墊,其接收第一模式資料以提供寫入資料;以及第一選擇電路,其被配置為將寫入資料選擇性地輸出為選擇寫入資料。
  5. 如請求項4所述的封裝模組,其中,第二晶片包括:第二收發器,其被配置為接收第一傳輸資料以產生讀取資料;輸出電路,其被配置為在第一讀取模式下從讀取資料產生選擇讀取資料;以及第二焊墊,其將選擇讀取資料輸出為第一感測資料。
  6. 如請求項1所述的封裝模組,其中,第一晶片在第一寫入模式下接收第一模式選通訊號以產生並傳輸傳輸選通訊號。
  7. 如請求項6所述的封裝模組,其中,第二晶片在第一讀取模式下接收傳輸選通訊號以產生並傳輸感測選通訊號。
  8. 如請求項7所述的封裝模組,還包括:控制晶片,其被配置為將第一模式選通訊號傳輸到第一晶片,並且被配置為接收感測選通訊號以辨別第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
  9. 如請求項8所述的封裝模組,其中,控制晶片透過第二傳輸線將第一模式選通訊號傳輸到第一晶片,以及其中,控制晶片透過第二傳輸線接收來自第二晶片的感測選通訊號。
  10. 如請求項1所述的封裝模組,其中,第二晶片在第二寫入模式下接收第二模式資料以產生並傳輸第二傳輸資料。
  11. 如請求項10所述的封裝模組,其中,在第一寫入模式和第一讀取模式終止之後,設置第二寫入模式。
  12. 如請求項10所述的封裝模組,其中,第一晶片在第二讀取模式下接收第二傳輸資料以產生並傳輸第二感測資料。
  13. 如請求項12所述的封裝模組,其中,在第一寫入模式和第一讀取模式終止之後,設置第二讀取模式。
  14. 如請求項12所述的封裝模組,還包括:控制晶片,其被配置為將第二模式資料傳輸到第二晶片,並且被配置為接收第二感測資料以辨別第二晶片是否具有正常的發射功能以及第一晶片是否具有正常的接收功能。
  15. 如請求項14所述的封裝模組,其中,控制晶片透過第三傳輸線將第二模式資料傳輸到第二晶片,以及其中,控制晶片透過第一傳輸線接收來自第一晶片的第二感測資料。
  16. 一種測試晶片的操作的方法,所述方法包括:將來自多個晶片的第一晶片設置為第一寫入模式的狀態,並且將來自所述多個晶片的第二晶片設置為第一讀取模式的狀態;從輸入到第一晶片的第一模式資料產生第一傳輸資料;將第一傳輸資料從第一晶片傳輸到第二晶片; 從輸入到第二晶片的第一傳輸資料產生第一感測資料,以從第二晶片輸出第一感測資料;以及將第一感測資料與第一模式資料進行比較,以辨別第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能。
  17. 如請求項16所述的方法,其中,產生第一傳輸資料的步驟包括:接收第一模式資料以在第一晶片中提供寫入資料;在第一晶片中選擇寫入資料作為選擇寫入資料;以及從選擇寫入資料中產生第一傳輸資料,以將第一傳輸資料從第一晶片傳輸到第二晶片。
  18. 如請求項16所述的方法,其中,產生第一感測資料以從第二晶片輸出第一感測資料的步驟包括:在第二晶片中接收第一傳輸資料,以提供讀取資料;以及從第二晶片中的讀取資料產生選擇讀取資料,以將選擇讀取資料輸出為第一感測資料。
  19. 如請求項16所述的方法,其中,在產生第一感測資料以從第二晶片輸出第一感測資料之後,將第二晶片設置為第二寫入模式的狀態並將第一晶片設置為第二讀取模式的狀態。
  20. 如請求項19所述的方法,其中,在第一寫入模式和第一讀取模式終止之後,設置第二寫入模式和第二讀取模式。
  21. 如請求項19所述的方法,其中,將第二晶片置於第二寫入模式的狀態並將第一晶片置於第二讀取模式的狀態之後: 從輸入到第二晶片的第二模式資料產生第二傳輸資料;將第二傳輸資料從第二晶片傳輸到第一晶片;以及從輸入到第一晶片的第二傳輸資料產生第二感測資料,以從第一晶片輸出第二感測資料。
  22. 如請求項21所述的方法,還包括:將第二感測資料與第二模式資料進行比較,以辨別第二晶片是否具有正常的發射功能以及第一晶片是否具有正常的接收功能。
  23. 一種封裝模組,包括:第一晶片,其被配置為在寫入模式下操作並接收模式選通訊號;以及第二晶片,其被配置為在讀取模式下操作並輸出感測選通訊號,其中,基於模式選通訊號與感測選通訊號之間的比較來確定第一晶片是否具有正常的發射功能以及第二晶片是否具有正常的接收功能,其中,第一晶片包括第一收發器,第一收發器其被配置為從選擇寫入資料產生第一傳輸資料,並且被配置為輸出第一傳輸資料。
  24. 一種封裝模組,包括:第一晶片,其被配置為在第一寫入模式下接收第一模式選通訊號,以產生並傳輸傳輸選通訊號;以及 第二晶片,其被配置為在第一讀取模式下接收傳輸選通訊號,以產生並輸出感測選通訊號,其中,第一晶片包括第一收發器,第一收發器其被配置為從選擇寫入資料產生第一傳輸資料,並且被配置為輸出第一傳輸資料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169205A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
TWI837980B (zh) * 2022-12-01 2024-04-01 英業達股份有限公司 具擴展性的傳輸線檢測系統及其方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059067B2 (en) * 2010-10-01 2015-06-16 Samsung Electronics Co., Ltd. Semiconductor device with interposer and method manufacturing same
US9218861B2 (en) * 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
TW201802964A (zh) * 2016-04-02 2018-01-16 英特爾公司 用於電子總成之空間效率式底部填充技術

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110050923A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 모듈 및 이를 구비하는 반도체 메모리 시스템
CN101799517B (zh) * 2010-04-09 2011-12-21 华为终端有限公司 合封芯片以及合封芯片测试系统
KR20120119532A (ko) 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 테스트 방법
KR101804521B1 (ko) * 2011-08-16 2017-12-07 에스케이하이닉스 주식회사 집적회로 칩, 이를 포함하는 시스템 및 동작방법, 메모리 및 메모리 시스템
JP2014022652A (ja) 2012-07-20 2014-02-03 Elpida Memory Inc 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法
KR20140027859A (ko) * 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
KR102130494B1 (ko) * 2014-04-28 2020-07-07 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102251809B1 (ko) * 2014-05-28 2021-05-13 삼성전자주식회사 메모리 시스템, 메모리 인터페이스 장치 및 메모리 시스템에서의 인터페이싱 방법
CN106556793B (zh) * 2016-11-09 2019-05-31 上海东软载波微电子有限公司 芯片测试系统及测试方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059067B2 (en) * 2010-10-01 2015-06-16 Samsung Electronics Co., Ltd. Semiconductor device with interposer and method manufacturing same
US9218861B2 (en) * 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
TW201802964A (zh) * 2016-04-02 2018-01-16 英特爾公司 用於電子總成之空間效率式底部填充技術

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