CN109411496A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，所述方法包括：提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。本发明方案可以减少半导体器件中的寄生电容，提高半导体器件的品质。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
图像传感器是摄像设备的核心部件，通过将光信号转换成电信号实现图像拍摄功能。以互补金属氧化物半导体图像传感器(CMOS Image Sensors，CIS)器件为例，由于其具有低功耗和高信噪比的优点，因此在各种领域内得到了广泛应用。
3维堆栈式(3D-Stack)CIS被开发出来，以支持对更高质量影像的需求。具体而言，在3D-Stack CIS中，一方面，像素层和电路层可以分开制造并连接，电路层能使用更先进的工艺，且由于像素部分和逻辑电路部分相互独立，因此可针对高画质的需求对像素部分进行优化，针对高性能的需求对逻辑电路部分进行优化；另一方面，堆栈式结构的表面利用率更高，整个模块的尺寸更小。
在具体实施中，可以采用穿透硅通孔(TSV)技术在逻辑晶圆与像素晶圆内分别形成金属互连结构，进而在晶圆之间进行垂直导通，实现晶圆之间的互连功能。
然而，在现有技术中，金属层间产生的寄生电容较大，影响半导体器件的品质。具体而言，逻辑晶圆内的金属层与像素晶圆内的金属层之间存在寄生电容，在逻辑晶圆与像素晶圆的键合面上，相邻的金属连接区域之间也存在寄生电容。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，可以减少半导体器件中的寄生电容，提高半导体器件的品质。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。
可选的，所述逻辑晶圆内具有逻辑金属互连结构，且所述逻辑金属互连结构的顶部表面与所述第一介质层的表面齐平；所述像素晶圆内具有像素金属互连结构，且所述像素金属互连结构的顶部表面与所述第二介质层的表面齐平；其中，所述逻辑晶圆的正面以及所述像素晶圆的正面键合后，所述逻辑金属互连结构的顶部表面与所述像素金属互连结构的顶部表面接触。
可选的，所述第一沟槽位于所述逻辑金属互连结构的顶部表面周围的预设范围内，和/或，所述第二沟槽位于所述像素金属互连结构的顶部表面周围的预设范围内。
可选的，所述第一沟槽与第二沟槽的位置具有对应关系，在键合后，所述第一沟槽面向对应的第二沟槽且相互连通。
可选的，所述第一介质层以及所述第二介质层选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
为解决上述技术问题，本发明实施例提供一种半导体器件，包括：逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层，所述像素晶圆的正面与所述逻辑晶圆的正面键合；第一沟槽和/或第二沟槽，其中，所述第一沟槽形成于所述第一介质层内，所述第二沟槽形成于所述第二介质层内。
可选的，所述逻辑晶圆内具有逻辑金属互连结构，且所述逻辑金属互连结构的顶部表面与所述第一介质层的表面齐平；所述像素晶圆内具有像素金属互连结构，且所述像素金属互连结构的顶部表面与所述第二介质层的表面齐平；其中，所述逻辑晶圆的正面以及所述像素晶圆的正面键合后，所述逻辑金属互连结构的顶部表面与所述像素金属互连结构的顶部表面接触。
可选的，所述第一沟槽位于所述逻辑金属互连结构的顶部表面周围的预设范围内，和/或，所述第二沟槽位于所述像素金属互连结构的顶部表面周围的预设范围内。
可选的，所述第一沟槽与第二沟槽的位置具有对应关系，在键合后，所述第一沟槽面向对应的第二沟槽且相互连通。
可选的，所述第一介质层以及所述第二介质层选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。采用上述方案，通过对第一介质层进行刻蚀以形成多个第一沟槽，和/或对所述第二介质层进行刻蚀以形成多个第二沟槽，可以在键合后的界面上形成多个沟槽，进而利用沟槽内的空气的介电常数低于介质层的介电常数的特性，降低逻辑晶圆内的金属层与像素晶圆内的金属层之间存在的寄生电容，以及降低相邻的金属连接区域之间存在的寄生电容，从而减少半导体器件中的寄生电容，提高半导体器件的品质。
进一步，所述第一沟槽位于所述逻辑金属互连结构的顶部表面周围的预设范围内，和/或，所述第二沟槽位于所述像素金属互连结构的顶部表面周围的预设范围内，可以利用沟槽内的空气的介电常数低于介质层的介电常数的特性，在金属互连结构的顶部表面周围设置更多的沟槽，更有效地降低相邻的金属连接区域之间存在的寄生电容，进一步提高半导体器件的品质。
进一步，所述第一介质层和/或第二介质层可以包括氧化物层和氮化物层的叠层，采用掩膜板对氧化物层进行刻蚀时，可以采用氮化物层作为刻蚀氧化物层时的停止层，从而对逻辑器件和/或像素器件更好地进行保护，进一步提高半导体器件的品质。
附图说明
图1是现有技术中一种半导体器件的剖面结构示意图；
图2是本发明实施例中一种半导体器件的形成方法的流程图；
图3是至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件结构示意图。
具体实施方式
在现有的3D-Stack CIS技术中，可以采用TSV技术在逻辑晶圆与像素晶圆内分别形成金属互连结构，进而在晶圆之间进行垂直导通，实现晶圆之间的互连功能。
参照图1，图1是现有技术中一种半导体器件的剖面结构示意图。所述半导体器件可以包括逻辑晶圆100以及像素晶圆110。
其中，所述逻辑晶圆100内具有逻辑器件(图未示)以及逻辑金属互连结构105，且所述逻辑晶圆100的表面的至少一部分覆盖有第一介质层101，且所述逻辑金属互连结构105的顶部表面与所述第一介质层101的表面齐平。
所述像素晶圆110内具有像素器件(图未示)以及像素金属互连结构115，且所述像素晶圆110的表面的至少一部分覆盖有第二介质层111，且所述像素金属互连结构115的顶部表面与所述第二介质层111的表面齐平。
所述像素晶圆110的正面与所述逻辑晶圆100的正面键合，且在所述像素晶圆110的正面与所述逻辑晶圆100的正面键合后，所述逻辑金属互连结构105的顶部表面与所述像素金属互连结构115的顶部表面接触，以实现导电性能。
本发明的发明人经过研究发现，在现有技术中，金属层间产生的寄生电容较大，影响半导体器件的品质。具体而言，在逻辑晶圆与像素晶圆的键合面上，相邻的金属连接区域之间也存在寄生电容，例如为图1中示出的电容C1以及C3；逻辑晶圆100内的金属层与像素晶圆110内的金属层之间存在寄生电容，例如为图1示出的电容C2。由于第一介质层101以及第二介质层111的材料通常为氧化硅或氮化硅，根据介质层材料具有的介电常数，电容C1、电容C2和电容C3的值往往较高，也即现有的半导体器件中金属层间产生的寄生电容较大。
在本发明实施例中，提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。采用上述方案，通过对第一介质层进行刻蚀以形成多个第一沟槽，和/或对所述第二介质层进行刻蚀以形成多个第二沟槽，可以在键合后的界面上形成多个沟槽，进而利用沟槽内的空气的介电常数低于介质层的介电常数的特性，降低逻辑晶圆内的金属层与像素晶圆内的金属层之间存在的寄生电容，以及降低相邻的金属连接区域之间存在的寄生电容，从而减少半导体器件中的寄生电容，提高半导体器件的品质。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，图2是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S21至步骤S24：
步骤S21：提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；
步骤S22：提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；
步骤S23：对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；
步骤S24：将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。
下面结合图3至图9对上述各个步骤进行说明。
图3是至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件结构示意图。
参照图3，提供逻辑晶圆200，所述逻辑晶圆200内具有多个逻辑器件(图未示)，且所述逻辑晶圆200的表面的至少一部分覆盖有第一介质层201。
其中，所述逻辑器件可以包括栅极结构以及源漏掺杂区等晶体管的器件。需要指出的是，在本发明实施例中，对于具体的逻辑器件的组成不作限制。
进一步地，在所述逻辑晶圆200内，在所述逻辑器件的表面可以形成有逻辑金属互连结构205，且所述逻辑金属互连结构205的顶部表面与所述第一介质层201的表面齐平。其中，所述逻辑金属互连结构205可以包括多层金属层，所述多层金属层之间可以通过通孔连接且通过层间介质层分隔。
在具体实施中，可以在逻辑晶圆200的表面沉积第一介质层201，然后采用刻蚀工艺形成逻辑金属互连结构205的顶层金属沟槽，进而向所述顶层金属沟槽内填充金属(例如为金属铜)，进而对所述顶层金属进行平坦化，从而形成图3示出的逻辑金属互连结构205的顶部表面与所述第一介质层201的表面齐平的结构。
参照图4，对所述第一介质层201进行刻蚀以形成多个第一沟槽241。
具体地，可以在所述第一介质层201的表面形成图形化的第一掩膜层261，然后根据所述第一掩膜层261对所述第一介质层201进行刻蚀，以得到多个第一沟槽241。
进一步地，所述第一介质层201可以选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
其中，所述氮化物层例如可以为SiO2，所述氮化物层例如可以为Si3N4。
更进一步地，所述氧化物层的材料可以为正硅酸四乙酯(TetraethylOrthosilicate，TEOS)。
优选地，所述第一介质层201可以为氮化物层与氧化物层的堆叠层。
具体地，对所述第一介质层201进行刻蚀以得到多个第一沟槽241的步骤可以包括：在所述第一介质层201的氧化物层的表面形成图形化的第一掩膜层261；以所述第一介质层201的氮化物层作为停止层，根据所述第一掩膜层261对所述第一介质层201的氧化物层进行刻蚀，以得到多个第一沟槽241。
在本发明实施例中，以所述第一介质层201的氮化物层作为停止层，根据所述第一掩膜层261对所述第一介质层201的氧化物层进行刻蚀，以得到多个第一沟槽241。采用本发明实施例的方案，可以采用第一介质层201的氮化物层作为刻蚀氧化物层时的停止层，从而对图像传感器器件更好地进行保护，进一步提高BSI图像传感器的品质。
进一步地，所述第一沟槽241可以位于所述逻辑金属互连结构205的顶部表面周围的预设范围内。
在具体实施中，可以采用下述公式确定电容值：
C＝εS/4πkd；
其中，C用于表示电容，Q用于表示电量，U用于表示电压，ε用于表示相对电介质常数，k用于表示静电力常量，S用于表示面积，d用于表示金属板之间的距离。
由上述公式可知，ε越小，电容C的值越小，由于第一沟槽241内的空气的介电常数低于第一介质层201的介电常数，则有助于降低相邻的金属连接区域之间存在的寄生电容(参照图1示出的C1)。
在本发明实施例中，通过设置所述第一沟槽241可以位于所述逻辑金属互连结构205的顶部表面周围的预设范围内，可以利用所述第一沟槽241内的空气的介电常数低于第一介质层201的介电常数的特性，在逻辑金属互连结构205的顶部表面周围设置更多的第一沟槽241，从而更有效地降低相邻的金属连接区域之间存在的寄生电容，进一步提高半导体器件的品质。
参照图5，去除第一掩膜层261(参照图4)。
参照图6，提供像素晶圆210，所述像素晶圆210内具有多个像素器件(图未示)，且所述像素晶圆200的表面的至少一部分覆盖有第二介质层211。
其中，所述像素器件可以包括光电二极管(Photo Diode，PD)以及像素电路，其中，所述像素电路可以包括形成选择晶体管、重置晶体管以及源随晶体管等各种适当的晶体管的器件，例如可以包括传输栅极(Transfer Gate，TG)以及浮置扩散区(FloatingDiffusion，FD)。需要指出的是，在本发明实施例中，对于具体的像素电路的组成不作限制。
进一步地，在所述像素晶圆210内，在所述像素器件的表面可以形成有像素金属互连结构215，且所述像素金属互连结构215的顶部表面与所述第二介质层211的表面齐平。所述像素金属互连结构215可以包括多层金属层，所述多层金属层之间可以通过通孔连接且通过层间介质层分隔。
在具体实施中，可以在像素晶圆210的表面沉积第二介质层211，然后采用刻蚀工艺形成像素晶圆210像素金属互连结构215的顶层金属沟槽，进而向所述顶层金属沟槽内填充金属(例如为金属铜)，进而对所述顶层金属进行平坦化，从而形成图3示出的像素晶圆210的像素金属互连结构215的顶部表面与所述第二介质层211的表面齐平的结构。
参照图7，对所述第二介质层211进行刻蚀以形成多个第二沟槽242。
具体地，可以在所述第二介质层211的表面形成图形化的第二掩膜层262，然后根据所述第二掩膜层262对所述第二介质层211进行刻蚀，以得到多个第二沟槽242。
进一步地，所述第二介质层211可以选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
其中，所述氮化物层例如可以为SiO2，所述氮化物层例如可以为Si3N4。
更进一步地，所述氧化物层的材料可以为TEOS。
优选地，所述第二介质层211可以为氮化物层与氧化物层的堆叠层。
具体地，对所述第二介质层211进行刻蚀以得到多个第二沟槽242的步骤可以包括：在所述第二介质层211的氧化物层的表面形成图形化的第二掩膜层262；以所述第二介质层211的氮化物层作为停止层，根据所述第二掩膜层262对所述第二介质层211的氧化物层进行刻蚀，以得到多个第二沟槽242。
在本发明实施例中，以所述第二介质层211的氮化物层作为停止层，根据所述第二掩膜层262对所述第二介质层211的氧化物层进行刻蚀，以得到多个第二沟槽242。采用本发明实施例的方案，可以采用第二介质层211的氮化物层作为刻蚀氧化物层时的停止层，从而对图像传感器器件更好地进行保护，进一步提高BSI图像传感器的品质。
进一步地，所述第二沟槽242可以位于所述像素金属互连结构215的顶部表面周围的预设范围内。
在具体实施中，根据ε越小，电容C的值越小，由于第二沟槽242内的空气的介电常数低于第二介质层211的介电常数，则有助于降低相邻的金属连接区域之间存在的寄生电容(参照图1示出的C3)。
在本发明实施例中，通过设置所述第二沟槽242可以位于所述像素金属互连结构215的顶部表面周围的预设范围内，可以利用所述第二沟槽242内的空气的介电常数低于第二介质层211的介电常数的特性，在像素金属互连结构215的顶部表面周围设置更多的第二沟槽242，从而更有效地降低相邻的金属连接区域之间存在的寄生电容，进一步提高半导体器件的品质。
参照图8，去除第二掩膜层262(参照图7)。
参照图9，将所述逻辑晶圆200的正面以及所述像素晶圆210的正面键合。
其中，所述逻辑晶圆200的正面以及所述像素晶圆210的正面键合后，所述逻辑金属互连结构205的顶部表面与所述像素金属互连结构215的顶部表面接触。
在本发明实施例中，可以设置仅在逻辑晶圆200内具有第一沟槽241，还可以设置仅在像素晶圆210内具有第二沟槽242，还可以设置在逻辑晶圆200内具有第一沟槽241(参照图5)并且在像素晶圆210内具有第二沟槽242(参照图8)。
进一步地，当在逻辑晶圆200内具有第一沟槽241并且在像素晶圆210内具有第二沟槽242时，可以设置所述第一沟槽241与第二沟槽242的位置具有对应关系，在键合后，所述第一沟槽241面向对应的第二沟槽242且相互连通。
在本发明实施例中，通过所述第一沟槽241与第二沟槽242的位置具有对应关系，可以在逻辑晶圆200的正面以及所述像素晶圆210的正面键合后，使得沟槽的深度增加，从而更有助于减小逻辑晶圆200内的金属层与像素晶圆210内的金属层之间存在寄生电容，例如为图9示出的电容C5。
其中，所述沟槽的深度方向垂直于逻辑晶圆200以及像素晶圆210的表面。
在本发明实施例中，通过对第一介质层201进行刻蚀以形成多个第一沟槽241，和/或对所述第二介质层211进行刻蚀以形成多个第二沟槽242，可以在键合后的界面上形成多个沟槽，进而利用沟槽内的空气的介电常数低于介质层的介电常数的特性，降低逻辑晶圆200内的金属层与像素晶圆210内的金属层之间存在的寄生电容(如电容C5)，以及降低相邻的金属连接区域之间存在的寄生电容(如电容C4以及电容C6)，从而减少半导体器件中的寄生电容，提高半导体器件的品质。
在本发明实施例中，还提供了一种半导体器件，如图9所示，包括：逻辑晶圆200，所述逻辑晶圆200内具有逻辑器件，且所述逻辑晶圆200的表面的至少一部分覆盖有第一介质层201；像素晶圆210，所述像素晶圆210内具有像素器件，且所述像素晶圆210的表面的至少一部分覆盖有第二介质层211，所述像素晶圆210的正面与所述逻辑晶圆200的正面键合；第一沟槽241(参照图5)和/或第二沟槽242(参照图8)，其中，所述第一沟槽241形成于所述第一介质层201内，所述第二沟槽242形成于所述第二介质层211内。
进一步地，所述逻辑晶圆200内可以具有逻辑金属互连结构205，且所述逻辑金属互连结构205的顶部表面与所述第一介质层201的表面齐平；所述像素晶圆210内可以具有像素金属互连结构215，且所述像素金属互连结构215的顶部表面与所述第二介质层211的表面齐平；其中，所述逻辑晶圆200的正面以及所述像素晶圆210的正面键合后，所述逻辑金属互连结构205的顶部表面与所述像素金属互连结构215的顶部表面接触。
进一步地，所述第一沟槽241可以位于所述逻辑金属互连结构205的顶部表面周围的预设范围内，和/或，所述第二沟槽242可以位于所述像素金属互连结构215的顶部表面周围的预设范围内。
进一步地，所述第一沟槽241与第二沟槽242的位置可以具有对应关系，在键合后，所述第一沟槽241面向对应的第二沟槽242且相互连通。
进一步地，所述第一介质层201以及所述第二介质层211可以选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
进一步地，所述氧化物层的材料可以为TEOS。
关于该半导体器件的原理、具体实现和有益效果请参照前文及图2至图9示出的关于半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；
提供像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层；
对所述第一介质层进行刻蚀以形成多个第一沟槽，和/或，对所述第二介质层进行刻蚀以形成多个第二沟槽；
将所述逻辑晶圆的正面以及所述像素晶圆的正面键合。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，
所述逻辑晶圆内具有逻辑金属互连结构，且所述逻辑金属互连结构的顶部表面与所述第一介质层的表面齐平；
所述像素晶圆内具有像素金属互连结构，且所述像素金属互连结构的顶部表面与所述第二介质层的表面齐平；
其中，所述逻辑晶圆的正面以及所述像素晶圆的正面键合后，所述逻辑金属互连结构的顶部表面与所述像素金属互连结构的顶部表面接触。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，
所述第一沟槽位于所述逻辑金属互连结构的顶部表面周围的预设范围内，和/或，所述第二沟槽位于所述像素金属互连结构的顶部表面周围的预设范围内。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，
所述第一沟槽与第二沟槽的位置具有对应关系，在键合后，所述第一沟槽面向对应的第二沟槽且相互连通。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，
所述第一介质层以及所述第二介质层选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
6.一种半导体器件，其特征在于，包括：
逻辑晶圆，所述逻辑晶圆内具有逻辑器件，且所述逻辑晶圆的表面的至少一部分覆盖有第一介质层；
像素晶圆，所述像素晶圆内具有像素器件，且所述像素晶圆的表面的至少一部分覆盖有第二介质层，所述像素晶圆的正面与所述逻辑晶圆的正面键合；
第一沟槽和/或第二沟槽，其中，所述第一沟槽形成于所述第一介质层内，所述第二沟槽形成于所述第二介质层内。
7.根据权利要求6所述的半导体器件，其特征在于，
所述逻辑晶圆内具有逻辑金属互连结构，且所述逻辑金属互连结构的顶部表面与所述第一介质层的表面齐平；
所述像素晶圆内具有像素金属互连结构，且所述像素金属互连结构的顶部表面与所述第二介质层的表面齐平；
其中，所述逻辑晶圆的正面以及所述像素晶圆的正面键合后，所述逻辑金属互连结构的顶部表面与所述像素金属互连结构的顶部表面接触。
8.根据权利要求7所述的半导体器件，其特征在于，
所述第一沟槽位于所述逻辑金属互连结构的顶部表面周围的预设范围内，和/或，所述第二沟槽位于所述像素金属互连结构的顶部表面周围的预设范围内。
9.根据权利要求6所述的半导体器件，其特征在于，
所述第一沟槽与第二沟槽的位置具有对应关系，在键合后，所述第一沟槽面向对应的第二沟槽且相互连通。
10.根据权利要求6所述的半导体器件，其特征在于，
所述第一介质层以及所述第二介质层选自：氮化物层与氧化物层的堆叠层、氮化物层、氧化物层。
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