CN109390350B - 三维结构的半导体存储装置 - Google Patents

三维结构的半导体存储装置 Download PDF

Info

Publication number
CN109390350B
CN109390350B CN201810047492.8A CN201810047492A CN109390350B CN 109390350 B CN109390350 B CN 109390350B CN 201810047492 A CN201810047492 A CN 201810047492A CN 109390350 B CN109390350 B CN 109390350B
Authority
CN
China
Prior art keywords
block
memory block
coupled
memory device
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810047492.8A
Other languages
English (en)
Other versions
CN109390350A (zh
Inventor
吴星来
金东赫
丁寿男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109390350A publication Critical patent/CN109390350A/zh
Application granted granted Critical
Publication of CN109390350B publication Critical patent/CN109390350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

三维结构的半导体存储装置。一种半导体存储装置包括：第一和第二存储块，其被布置为沿第一方向彼此相邻且第一和第二存储块各自包括交替堆叠在布置在基板上方的半导体层上方的导电层和介电层；虚拟块，其布置在半导体层上方且设置在第一与第二存储块之间；多个第一传输晶体管，其形成在第一存储块下方的基板上方且分别联接到第一存储块的导电层；多个第二传输晶体管，其形成在第二存储块下方的基板上方且分别联接到第二存储块的导电层；多条底部全局行线，其在第一和第二传输晶体管与半导体层之间且各底部全局行线联接到第一传输晶体管中的一个和第二传输晶体管中的一个；以及多条顶部全局行线，其形成在虚拟块上方且联接到多条底部全局行线。

Description

三维结构的半导体存储装置
技术领域
各种实施方式总体涉及半导体存储装置，更具体地，涉及三维结构的半导体存储装置。
背景技术
随着在基板上的单层中形成存储单元的二维结构的半导体存储装置的集成度达到其极限，提出了沿着从基板沿垂直方向突出的沟道层形成多个存储单元的三维结构的半导体存储装置。近来，已经尝试了用于实现更小尺寸的三维半导体存储装置的各种努力。
发明内容
在实施方式中，一种半导体存储装置可以包括：第一和第二存储块，其被布置为沿第一方向彼此相邻，且第一和第二存储块各自包括交替堆叠在布置在基板上方的半导体层上方的多个导电层和多个介电层；虚拟块，其布置在半导体层上方且设置在第一存储块与第二存储块之间；多个第一传输晶体管(pass transistor)，其形成在第一存储块下方的基板上方且分别联接到第一存储块的导电层；多个第二传输晶体管，其形成在第二存储块下方的基板上方且分别联接到第二存储块的导电层；多条底部全局行线(global row line)，其形成在底部布线层中在第一和第二传输晶体管与半导体层之间且各底部全局行线共同联接到第一传输晶体管中的一个和第二传输晶体管中的一个；以及多条顶部全局行线，其形成在虚拟块上方且借助穿透虚拟块的第一接触插头(plug)分别联接到多条底部全局行线。
在实施方式中，一种半导体存储装置可以包括：基板，所述基板限定有沿着与第一方向不同的第二方向设置的多个单元区域和布置在所述多个单元区域之间的多个接触区域；第一存储块和第二存储块，所述第一存储块和所述第二存储块中的每一个包括多个导电层和多个介电层，所述多个导电层和所述多个介电层交替地堆叠在形成在所述基板上方的半导体层上方，所述第一存储块和所述第二存储块被布置为沿所述第一方向彼此相邻；虚拟块，所述虚拟块布置在所述第一存储块与所述第二存储块之间在所述半导体层上方；多个第一传输晶体管单元，每个第一传输晶体管单元包括预定数量的第一传输晶体管，所述第一传输晶体管联接到所述第一存储块的导电层并且形成在所述基板的偶数单元区域上方以与所述第一存储块交叠；多个第二传输晶体管单元，每个第二传输晶体管单元包括预定数量的第二传输晶体管，所述第二传输晶体管联接到所述第二存储块的导电层并且形成在所述基板的奇数单元区域上方以与所述第二存储块交叠；多条底部全局行线，所述多条底部全局行线形成在底部布线层中在第一传输晶体管单元和第二传输晶体管单元与所述半导体层之间，并且每条底部全局行线共同联接到所述第一传输晶体管中的一个和所述第二传输晶体管中的一个；以及多条顶部全局行线，所述多条顶部全局行线形成在所述虚拟块上方，并且借助多个第一接触插头分别联接到底部全局行线，所述多个第一接触插头穿透所述虚拟块和所述半导体层。
附图说明
图1是例示了根据本发明的实施方式的半导体存储装置的框图。
图2是例示了图1所示的存储块的等效电路图。
图3是例示了图1所示的行解码器的框图。
图4是例示了图3所示的传输晶体管组中的任意一个、块解码器以及全局线解码器的联接关系的图。
图5是示意性例示了根据本发明的实施方式的半导体存储装置的立体图。
图6是示意性例示了半导体存储装置的顶视图。
图7是示意性例示了沿着图6的线A-A’截取的半导体存储装置的截面图。
图8是示意性例示了根据本发明的实施方式的存储块的立体图。
图9是图6所示的第一传输晶体管单元和第二传输晶体管单元的顶视图。
图10是帮助说明根据本发明的实施方式的、底部全局行线与顶部全局行线的联接关系的立体图。
图11是示意性例示了根据本发明的实施方式的半导体存储装置的顶视图。
图12是示意性例示了包括半导体存储装置的存储系统的图。
图13是示意性例示了包括半导体存储装置的计算系统的框图。
具体实施方式
在下文，在各种实施方式中，将参照附图描述三维结构的半导体存储装置。
图1是例示了根据本发明的实施方式的半导体存储装置的框图。
参照图1，半导体存储装置可以包括存储单元阵列100和外围电路200。外围电路200可以包括行解码器210、页面缓冲电路220、控制逻辑230、电压发生器240、列解码器250以及输入/输出缓冲器260。
存储单元阵列100可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可以包括多个单元串。各个单元串可以包括堆叠在基板上的多个存储单元。存储单元可以为非易失性存储单元。
存储单元阵列100可以借助局部行线LRL联接到行解码器210。局部行线LRL可以包括一条或更多条局部漏极选择线、多条局部字线以及一条或更多条局部源极选择线。存储单元阵列100可以借助位线BL联接到页面缓冲电路220。局部行线LRL可以联接到各存储块BLK1至BLKz。位线BL可以共同联接到多个存储块BLK1至BLKz。
行解码器210可以响应于来自控制逻辑230的行地址RADD来选择存储单元阵列100的存储块BLK1至BLKz中的任意一个。行解码器210可以向联接到所选存储块的局部行线LRL传输从电压发生器240产生的操作电压。
页面缓冲电路220可以包括借助位线BL联接到存储单元阵列100的多个页面缓冲器PB。页面缓冲器PB可以根据操作模式而作为写入驱动器或感测放大器来操作。在编程操作中，多个页面缓冲器PB可以响应于来自控制逻辑230的页面缓冲控制信号PBCON锁存借助输入/输出缓冲器260和列解码器250接收的数据DATA，并且向位线BL施加将数据DATA存储在所选存储单元中所需的电压。在读取操作中，多个页面缓冲器PB可以借助位线BL读取在所选存储单元中存储的数据DATA，并且借助列解码器250和输入/输出缓冲器260输出所读取的数据DATA。在擦除操作中，多个页面缓冲器PB可以将位线BL浮置。
控制逻辑230可以向行解码器210输出借助输入/输出缓冲器260接收的地址ADD的行地址RADD，并且向列解码器250输出地址ADD的列地址CADD。控制逻辑230可以响应于借助输入/输出缓冲器260接收的命令CMD来控制页面缓冲电路220和电压发生器240以访问所选存储单元。控制逻辑230可以输出控制页面缓冲电路220的页面缓冲控制信号PBCON。
电压发生器240可以生成半导体存储装置所需的各种电压。例如，电压发生器240可以生成编程电压、通过电压、所选读取电压以及未选读取电压。
列解码器250可以响应于来自控制逻辑230的列地址CADD向页面缓冲电路220输入编程数据。
在下文，在附图中，从基板的顶表面垂直突出的方向被定义为垂直方向VD，并且与基板的顶表面平行且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD。第一方向FD和第二方向SD可以大致彼此垂直地相交。在附图中，由箭头指示的方向和与其相反的方向表示同一方向。
图2是例示了在图1的存储单元阵列中包括的多个存储块中的任一个中的存储块BLKi的电路图。
参照图2，存储块BLKi可以包括联接在多条位线BL与公共源极线CSL之间的多个单元串CSTR。
单元串CSTR可以沿垂直方向VD来形成。位线BL可以沿第一方向FD延伸，并且可以沿着第二方向SD来设置。
多个单元串CSTR可以平行联接到各条位线BL。单元串CSTR可以共同联接到公共源极线CSL。即，多个单元串CSTR可以联接在多条位线BL与一个公共源极线CSL之间。
各个单元串CSTR可以包括：源极选择晶体管SST，该SST联接到公共源极线CSL；漏极选择晶体管DST，该DST联接到对应的位线BL；以及多个存储单元MC，这些MC联接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST、存储单元MC以及漏极选择晶体管DST可以沿着垂直方向VD串联联接。
源极选择线SSL、多条字线WL以及漏极选择线DSL可以沿垂直方向VD堆叠在公共源极线CSL与位线BL之间。源极选择线SSL可以联接到源极选择晶体管SST的栅极。各字线WL可以联接到对应存储单元MC的栅极。各漏极选择线DSL可以联接到对应漏极选择晶体管SST的栅极。
源极选择线SSL、多条字线WL以及漏极选择线DSL可以联接到各局部行线LRL(参见图1)，并且可以借助局部行线LRL联接到行解码器210(参见图1)。
图3是例示了图1所示的行解码器210的框图。
参照图3，行解码器210可以包括块解码器211、全局线解码器212以及传输晶体管电路213。
块解码器211可以从控制逻辑230(参见图1)接收行地址RADD。块解码器211可以借助多条块字线BLKWL联接到传输晶体管电路213的多个传输晶体管组PTG1至PTGz。块解码器211可以响应于其所接收的行地址RADD选择传输晶体管电路213的传输晶体管组PTG1至PTGz中的任一个。
全局线解码器212可以借助全局行线GRL联接到多个传输晶体管组PTG1至PTGz。全局线解码器212可以响应于来自控制逻辑230的控制向全局行线GRL传输从电压发生器240(参见图1)产生的电压。
传输晶体管电路213可以包括与各存储块BLK1至BLKz(参见图1)对应的多个传输晶体管组PTG1至PTGz。传输晶体管组PTG1至PTGz中的每一个可以联接在多条局部行线LRL1至LRLz中的任一条与全局行线GRL之间，该多条局部行线LRL1至LRLz联接到对应的存储块BLK1至BLKz(参见图1)。例如，第一传输晶体管组PTG1可以联接在第一局部行线LRL1与全局行线GRL之间，这些第一局部行线LRL1联接到第一存储块BLK1；第二传输晶体管组PTG2可以联接在第二局部行线LRL2与全局行线GRL之间，这些第二局部行线联接到第二存储块BLK2。
在多个传输晶体管组PTG1至PTGz中由块解码器211选择的传输晶体管组可以将全局行线GRL和对应的局部行线(LRL1至LRLz中的任一条)电联接。
图4是例示了块解码器211、全局线解码器212以及来自多个传输晶体管组PTG1至PTGz(参见图3)的传输晶体管组PTGj中的任意一个的联接关系。
参照图4，传输晶体管组PTGj可以联接在全局行线GRL与局部行线LRLj之间。
全局行线GRL可以包括至少一条全局漏极选择线GDSL、多条全局字线GWL、以及至少一条全局源极选择线GSSL。局部行线LRLj可以包括至少一条局部漏极选择线LDSL、多条局部字线LWL以及至少一条局部源极选择线LSSL。
传输晶体管组PTGj可以包括联接在全局行线GRL与局部行线LRLj之间的多个传输晶体管PT。
块解码器211可以借助块字线BLKWL共同联接到在传输晶体管组PTGj中包括的传输晶体管PT的栅极。块解码器211可以从电压发生器240(参见图1)接收电压，并且可以响应于来自控制逻辑230(参见图1)的控制向块字线BLKWL传输该电压。
全局线解码器212可以联接到全局行线GRL。全局线解码器212可以从电压发生器240接收电压，并且可以响应于来自控制逻辑230的控制向全局行线GRL传输该电压。
传输晶体管组PTGj的传输晶体管PT可以响应于来自块字线BLKWL的信号将全局行线GRL和局部行线LRLj电联接，并且可以向局部行线LRLj传输被施加至全局行线GRL的电压。
图5是示意性例示了根据本发明的实施方式的半导体存储装置的立体图。图6是示意性例示了半导体存储装置的顶视图。图7是沿着图6的线A-A’截取的截面图。
根据本发明的实施方式的半导体存储装置可以具有单元下方外围电路(periunder cell,PUC)结构。参照图5和图6，包括多个页面缓冲单元PBU1至PBU5和多个传输晶体管单元PTU11至PTU24的外围电路元件可以布置在第一存储块BLK1和第二存储块BLK2下方。
多个页面缓冲单元PBU1至PBU5和多个传输晶体管单元PTU11至PTU24可以布置在基板10上，并且第一存储块BLK1和第二存储块BLK2可以布置在半导体层20上。根据本实施方式，因为多个页面缓冲单元PBU1至PBU5和多个传输晶体管单元PTU11至PTU24沿垂直方向VD与第一存储块BLK1和第二存储块BLK2交叠，所以可以高效使用面积，由此可以减小半导体存储装置的尺寸。
基板10可以为单晶硅基板。基板10可以包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。基板10可以包括Si、Ge或SiGe。基板10可以具有沿着第一方向FD和第二方向SD延伸的主表面。
在基板10中可以形成多个单元区域单元1至单元5和多个接触区域CONT1至CONT4。单元区域单元1至单元5可以沿着第二方向SD来形成。接触区域CONT1至CONT4可以形成在单元区域单元1至单元5之间。即，多个单元区域单元1至单元5和多个接触区域CONT1至CONT4可以沿着第二方向SD交替形成在基板10中。
覆盖页面缓冲单元PBU1至PBU5和传输晶体管单元PTU11至PTU24的层间介电层(未示出)可以布置在基板10上，并且半导体层20可以布置在层间介电层上。
半导体层20可以包括多晶硅。在半导体层20中可以形成阱区域(未示出)。阱区域可以是掺杂有P型杂质的P型阱。阱区域还可以是N型阱。阱区域可以被形成为彼此交叠的P型阱和N型阱。
第一存储块BLK1和第二存储块BLK2可以布置在半导体层20上。第一存储块BLK1和第二存储块BLK2可以被布置为在第一方向FD上彼此相邻。第一存储块BLK1和第二存储块BLK2可以沿第二方向SD延伸，并且可以横越单元区域单元1至单元5和接触区域CONT1至CONT4。
虚拟块DBLK可以布置在第一存储块BLK1与第二存储块BLK2之间的半导体层20上。沿第二方向SD形成的狭缝SLIT可以使第一存储块BLK1和虚拟块DBLK彼此分离，并且可以使第二存储块BLK2和虚拟块DBLK彼此分离。
参照图7，第一存储块BLK1和第二存储块BLK2中的每一个可以包括多个导电层30和多个介电层(未示出)，该多个导电层和多个介电层两者交替堆叠。来自导电层30的最低位置的至少一个导电层30可以用作源极选择线SSL，并且来自导电层30的最高位置的至少一个导电层30可以用作漏极选择线DSL。布置在源极选择线SSL与漏极选择线DSL之间的导电层30可以用作多条字线WL。
沿垂直方向VD穿透导电层30和介电层的多个沟道结构CH可以形成在半导体层20上。沟道结构CH可以包括沟道层71和栅极介电层72，该栅极介电层72布置在沟道层71与导电层30之间。沟道层71可以包括多晶硅或单晶硅，并且在一些区域中可以包括诸如硼(B)的P型杂质。沟道层71可以具有填充至其中心的柱状或实心圆柱状。虽然未示出，但沟道层71可以具有中心区域开口的管状。在沟道层71的开口中心区域中可以形成埋入介电层。
栅极介电层72可以具有围绕沟道层71的外壁的秸秆(straw)状或圆柱壳状。虽然未示出，但栅极介电层72可以包括隧穿介电层、电荷存储层以及阻挡层，这些层全部从沟道层71的外壁堆叠。隧穿介电层可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可以包括硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可以包括硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物以及钽氧化物的单层或堆叠层。在一些实施方式中，栅极介电层72可以具有堆叠有氧化物层、氮化物层和氧化物层的氧化物-氮化物-氧化物(ONO)堆叠结构。
在源极选择线SSL围绕沟道结构CH的位置形成源极选择晶体管，在字线WL围绕沟道结构CH的位置形成存储单元，并且在漏极选择线DSL围绕沟道结构CH的位置形成漏极选择晶体管。通过以上所描述的结构，可以构造包括源极选择晶体管、存储单元以及漏极选择晶体管的多个单元串CSTR，源极选择晶体管、存储单元以及漏极选择晶体管的全部沿着各沟道结构CH来布置。
漏极40可以布置在各沟道结构CH上。漏极40可以包括掺杂有杂质的硅材料。例如，漏极40可以包括N型硅。
位线触头BLC可以布置在各漏极40上。位线BL可以借助位线触头BLC联接到漏极40。位线BL可以沿第一方向FD延伸。沿着第一方向FD布置为一行的沟道结构CH可以共同联接到单条位线BL。
虚拟块DBLK可以具有多个虚拟导电层32和多个介电层(未示出)交替堆叠的三维结构。在虚拟块DBLK中包括的虚拟导电层32的数量可以与在第一存储块BLK1和第二存储块BLK2中的每一个中包括的导电层30的数量大致相同。
虚拟导电层32可以布置在与各导电层30相同的层处。导电层30和被定位在与各导电层30相同的层处的虚拟导电层32可以在同一处理步骤中形成。因为虚拟导电层32和导电层30可以在同一处理中步骤形成，所以导电层30和虚拟导电层32的厚度和材料可以大致相同。
顶部全局行线GRL_T<31:0>可以布置在位线BL上方。顶部全局行线GRL_T<31:0>可以沿第二方向SD延伸，并且可以沿着第一方向FD来设置。虽然未示出，但是介电层可以布置在位线BL与顶部全局行线GRL_T<31:0>之间。
图8是具体例示根据本发明的实施方式的存储块的立体图。
图8所示的存储块表示图5和图6所示的第一存储块BLK1和第二存储块BLK2中的一个。
参照图8，存储块可以包括沿垂直方向VD叠置在半导体层20上的N(N为等于或大于2的自然数)个堆叠组SG1至SG4。
堆叠组SG1至SG4可以与各接触区域CONT1至CONT4对应，并且堆叠组SG1至SG4的数量可以与接触区域CONT1至CONT4的数量相同。图8例示了包括四个堆叠组SG1至SG4的情况。在下文中，为了方便起见，四个堆叠组SG1至SG4将被定义为第一堆叠组SG1至第四堆叠组SG4。
在第一堆叠组SG1至第四堆叠组SG4当中，第一堆叠组SG1被布置为最靠近半导体层20。随着堆叠组SG#的数字#增大，堆叠组SG#可以更远离半导体层20。第四堆叠组SG4可以被布置为最远离半导体层20。
第一堆叠组SG1至第四堆叠组SG4中的每一个可以包括多个导电层30，所述多个导电层30可以被包括在存储块中，并且沿垂直方向VD堆叠。图8例示了第一堆叠组SG1至第四堆叠组SG4中的每一个包括八个导电层30的情况作为示例。虽然为了例示简单起见而在图8中省略了介电层的描述，但应理解，介电层被形成在导电层30之间。
在各第一接触区域CONT1至第四接触区域CONT4中，可以形成按台阶状形状暴露对应堆叠组的导电层30的台阶状槽。例如，在第一接触区域CONT1中，可以形成按台阶状形状暴露第一堆叠组SG1的导电层30的第一台阶状槽STS1。在剩余的第二接触区域CONT2至第四接触区域CONT4中，可以按与第一接触区域CONT1类似的方式分别形成第二台阶状槽STS2至第四台阶状槽STS4。
第一台阶状槽STS1至第四台阶状槽STS4中的每一个可以通过按台阶状形状对对应堆叠组的导电层30进行构图来形成。由第一台阶状槽STS1至第四台阶状槽STS4暴露的导电层30的台阶部分可以用作用于与联接到局部行线的接触插头连接的焊盘。
因为第一台阶状槽STS1至第四台阶状槽STS4形成在沿着第二方向SD排成一行的第一接触区域CONT1至第四接触区域CONT4中，所以第一台阶状槽STS1至第四台阶状槽STS4也可以沿着第二方向SD排成一行。
第一台阶状槽STS1至第四台阶状槽STS4在第一方向FD上的宽度小于在存储块中包括的导电层30在第一方向FD上的最大宽度。例如，如果导电层30在第一方向FD上的最大宽度是W1，并且第一台阶状槽STS1至第四台阶状槽STS4在第一方向FD上的宽度为W2，那么W2小于W1。由此，存储块的导电层30具有它们不被第一台阶状槽STS1至第四台阶状槽STS4切断的连续结构。
虽然在图8中未示出，但在单元区域单元1至单元5中，沿垂直方向VD穿透导电层30的沟道结构CH(参见图7)可以沿着第一方向FD和第二方向SD来布置。在单元区域单元1至单元5中可以形成多个单元串CSTR(参见图7)。
再次参照图5和图6，可以通过以预定单位(例如，2KB)划分页面缓冲电路220(参见图1)中包括的页面缓冲器PB(参见图1)来构造页面缓冲单元PBU1至PBU5。页面缓冲单元PBU1至PBU5可以布置在第一存储块BLK1和第二存储块BLK2下方的基板10上，沿垂直方向VD与第一存储块BLK1和第二存储块BLK2交叠。
在页面缓冲单元PBU1至PBU5当中，与第一存储块BLK1交叠的页面缓冲单元PBU1、PBU3以及PBU5和与第二存储块BLK2交叠的页面缓冲单元PBU2和PBU4不沿着第一方向FD或第二方向SD布置为一行，而是沿与第一方向FD和第二方向SD相交的的方向来布置。即，页面缓冲单元PBU1至PBU5以之字形图案来设置。
例如，与第一存储块BLK1交叠的页面缓冲单元PBU1、PBU3以及PBU5可以布置在奇数单元区域单元1、单元3以及单元5中，并且与第二存储块BLK2交叠的页面缓冲单元PBU2和PBU4可以布置在偶数单元区域单元2和单元4中。
传输晶体管单元PTU11至PTU24可以包括布置在第一存储块BLK1下方的第一传输晶体管单元PTU11至PTU14以及布置在第二存储块BLK2下方的第二传输晶体管单元PTU21至PTU24。
可以通过以预定数量为单位划分第一传输晶体管组PTG1(参见图3)中包括的传输晶体管来构造第一传输晶体管单元PTU11至PTU14。例如，当在第一传输晶体管组PTG1中包括的传输晶体管的数量为32时，第一传输晶体管单元PTU11至PTU14中的每一个可以包括八个传输晶体管。
在第一传输晶体管单元PTU11中包括的传输晶体管可以联接到在第一存储块BLK1的第一堆叠组SG1(参见图8)中包括的各导电层30。在第一传输晶体管单元PTU12中包括的传输晶体管可以联接到在第一存储块BLK1的第二堆叠组SG2(参见图8)中包括的各导电层30。在第一传输晶体管单元PTU13中包括的传输晶体管可以联接到在第一存储块BLK1的第三堆叠组SG3(参见图8)中包括的各导电层30。在第一传输晶体管单元PTU14中包括的传输晶体管可以联接到在第一存储块BLK1的第四堆叠组SG4(参见图8)中包括的各导电层30。
可以通过以预定数量为单位划分第二传输晶体管组PTG2(参见图3)中包括的传输晶体管来构造第二传输晶体管单元PTU21至PTU24。例如，当在第二传输晶体管组PTG2中包括的传输晶体管的数量为32时，第二传输晶体管单元PTU21至PTU24中的每一个应包括八个传输晶体管。
在第二传输晶体管单元PTU21中包括的传输晶体管可以联接到在第二存储块BLK2的第一堆叠组SG1(参见图8)中包括的各导电层30。在第二传输晶体管单元PTU22中包括的传输晶体管可以联接到在第二存储块BLK2的第二堆叠组SG2(参见图8)中包括的各导电层30。在第二传输晶体管单元PTU23中包括的传输晶体管可以联接到在第二存储块BLK2的第三堆叠组SG3(参见图8)中包括的各导电层30。在第二传输晶体管单元PTU24中包括的传输晶体管可以联接到在第二存储块BLK2的第四堆叠组SG4(参见图8)中包括的各导电层30。
第一传输晶体管单元PTU11至PTU14可以被布置为在第二方向SD上与布置在第一存储块BLK1下方的页面缓冲单元PBU1、PBU3以及PBU5相邻，且接触区域CONT1至CONT4插置在它们之间。当布置在第一存储块BLK1下方的页面缓冲单元PBU1、PBU3以及PBU5布置在奇数单元区域单元1、单元3以及单元5中时，第一传输晶体管单元PTU11至PTU14可以布置在偶数单元区域单元2和单元4中。
第二传输晶体管单元PTU21至PTU24可以被布置为在第二方向SD上与布置在第二存储块BLK2下方的页面缓冲单元PBU2和PBU4相邻，且接触区域CONT1至CONT4插置在它们之间。当布置在第二存储块BLK2下方的页面缓冲单元PBU2和PBU4布置在偶数单元区域单元2和单元4中时，第二传输晶体管单元PTU21至PTU24可以布置在奇数单元区域单元1、单元3以及单元5中。
通过这些结构，布置在第一存储块BLK1下方的第一传输晶体管单元PTU11至PTU14和布置在第二存储块BLK2下方的第二传输晶体管单元PTU21至PTU24可以相对于接触区域CONT1至CONT4沿与第一方向FD和第二方向SD相交的方向来布置。换言之，第一传输晶体管单元PTU11至PTU14和第二传输晶体管单元PTU21至PTU24可以以之字形图案来设置。
图9是详细例示了图6所示的第一传输晶体管单元PTU11和第二传输晶体管单元PTU21的顶视图。
除了第一传输晶体管单元PTU11和第二传输晶体管单元PTU21之外，可以按与第一传输晶体管单元PTU11和第二传输晶体管单元PTU21类似的方式来制造其它第一传输晶体管单元PTU12至PTU14(参见图6)和其它第二传输晶体管单元PTU22至PTU24(参见图6)。
参照图9，第一传输晶体管单元PTU11和第二传输晶体管单元PTU21相对于第一接触区域CONT1沿与第一方向FD和第二方向SD相交的方向来布置。
第一传输晶体管单元PTU11可以包括多个第一传输晶体管PT1。第二传输晶体管单元PTU21可以包括多个第二传输晶体管PT2。在第一传输晶体管单元PTU11中包括的第一传输晶体管PT1的数量和在第二传输晶体管单元PTU21中包括的第二传输晶体管PT2的数量大致相同。图9例示了第一传输晶体管单元PTU11包括八个第一传输晶体管PT1且第二传输晶体管单元PTU21包括八个第二传输晶体管PT2的情况。
第一选通线G1可以形成在第一存储块BLK1下方的基板10(参见图5)的单元区域单元2上。在第一选通线G1与基板10之间可以形成栅极介电层(未示出)。第一选通线G1可以沿着第一存储块BLK1的延伸方向(即，第二方向SD)延伸。第一传输晶体管PT1可以沿着第一选通线G1的延伸方向来设置。第一选通线G1可以用作第一传输晶体管PT1的栅极。
多个激活区域和多个隔离区域(isolation region)可以沿着第二方向SD交替布置在第一存储块BLK1下方的基板10的单元区域单元2中。都掺杂有杂质的源极区域S0至S7和漏极区域D0至D7可以形成在第一选通线G1的两侧上的激活区域中。第一传输晶体管PT1中的每一个可以由第一选通线G1中的任意一条、形成在第一选通线G1中的任意一条的两侧上的(源极区域S0至S7中的)任意一个源极区域以及(漏极区域D0至D7中的)任意一个漏极区域来构造。
第二选通线G2可以形成在第二存储块BLK2下方的基板10(参见图5)的单元区域单元1上。在第二选通线G2与基板10之间可以形成栅极介电层(未示出)。第二选通线G2可以沿着第二存储块BLK2的延伸方向(即，第二方向SD)延伸。第二传输晶体管PT2可以沿着第二选通线G2的延伸方向来设置。第二选通线G2可以用作第二传输晶体管PT2的栅极。
多个激活区域和多个隔离区域可以沿着第二方向SD交替布置在第二存储块BLK2下方的基板10的单元区域单元1中。都掺杂有杂质的源极区域S0至S7和漏极区域D0至D7可以形成在第二选通线G2的两侧上的激活区域中。第二传输晶体管PT2中的每一个可以由第二选通线G2中的任意一条、形成在第二选通线G2中的任意一条的两侧上的(源极区域S0至S7中的)任意一个源极区域以及(漏极区域D0至D7中的)任意一个漏极区域来构造。
第一传输晶体管PT1的源极区域S7至S0可以分别联接到第一局部行线LRL1<7:0>，并且可以借助第一局部行线LRL1<7:0>联接到在第一存储块BLK1的第一堆叠组SG1(参见图8)中包括的导电层30。第一传输晶体管PT1的漏极区域D0至D7可以借助接触插头CP2联接到底部全局行线GRL_L0至GRL_L7。底部全局行线GRL_L0至GRL_L7可以形成在传输晶体管单元PTU11至PTU24(参见图5)与半导体层20(参见图5)之间的层间介电层中。
第二传输晶体管PT2的源极区域S7至S0可以分别联接到第二局部行线LRL2<7:0>，并且可以借助第二局部行线LRL2<7:0>联接到在第二存储块BLK2的第一堆叠组SG1(参见图8)中包括的导电层30。第二传输晶体管PT2的漏极区域D0至D7可以借助接触插头CP3联接到底部全局行线GRL_L0至GRL_L7。
底部全局行线GRL_L0至GRL_L7中的每一条可以共同联接到第一传输晶体管PT1中的一个和第二传输晶体管PT2中的一个。即，第一传输晶体管PT1中的一个和第二传输晶体管PT2中的一个可以共享底部全局行线GRL_L0至GRL_L7中的一条。
因为第一传输晶体管单元PTU11和第二传输晶体管单元PTU21不沿着第一方向FD或第二方向SD布置为一行，而是沿与第一方向FD和第二方向SD相交的方向来布置，所以共享一条底部全局行线的第一传输晶体管PT1和第二传输晶体管PT2也沿与第一方向FD和第二方向SD相交的方向来布置。底部全局行线GRL_L0至GRL_L7被形成为沿着第一传输晶体管PT1和第二传输晶体管PT2弯曲的形状，所述第一传输晶体管PT1和所述第二传输晶体管PT2按与第一方向FD和第二方向SD相交的方向布置。下面参照图10详细描述这种底部全局行线GRL_L0至GRL_L7的结构。
再次参照图5和图6，底部全局行线GRL_L<15:8>可以共同联接到第一传输晶体管单元PTU12和第二传输晶体管PTU22。虽然未示出，但底部全局行线GRL_L<15:8>中的每一条可以共同联接到在第一传输晶体管单元PTU12中包括的传输晶体管中的任意一个的漏极和在第二传输晶体管单元PTU22中包括的传输晶体管中的任意一个的漏极。
底部全局行线GRL_L<23:16>可以共同联接到第一传输晶体管单元PTU13和第二传输晶体管单元PTU23。虽然未示出，但底部全局行线GRL_L<23:16>中的每一条可以共同联接到在第一传输晶体管单元PTU13中包括的传输晶体管中的任意一个的漏极和在第二传输晶体管单元PTU23中包括的传输晶体管中的任意一个的漏极。
底部全局行线GRL_L<31:24>可以共同联接到第一传输晶体管单元PTU14和第二传输晶体管单元PTU24。虽然未示出，但底部全局行线GRL_L<31:24>中的每一条可以共同联接到在第一传输晶体管单元PTU14中包括的传输晶体管中的任意一个的漏极和在第二传输晶体管单元PTU24中包括的传输晶体管中的任意一个的漏极。
与各底部全局行线GRL_L<31:0>对应的多条顶部全局行线GRL_T<31:0>可以布置在虚拟块DBLK上方。
顶部全局行线GRL_T<31:0>可以借助第一接触插头CP1联接到各底部全局行线GRL_L<31:0>。第一接触插头CP1可以借助虚拟块DBLK和半导体层20将顶部全局行线GRL_T<31:0>联接至底部全局行线GRL_L<31:0>。
图10是辅助详细说明底部全局行线和顶部全局行线的联接结构的图。
图10仅例示了全部联接到第一传输晶体管单元PTU11和第二传输晶体管单元PTU21的底部全局行线GRL_L<7:0>和顶部全局行线GRL_T<7:0>。剩余的底部全局行线GRL_L<31:8>和剩余的顶部全局行线GRL_T<31:8>可以按与底部全局行线GRL_L<7:0>和顶部全局行线GRL_T<7:0>类似的方式来实现。
参照图10，底部全局行线GRL_L<7:0>可以形成在第一传输晶体管单元PTU11和第二传输晶体管单元PTU21之间的底部布线层以及半导体层20中。
与各底部全局行线GRL_L<7:0>对应的多个顶部全局行线GRL_T<7:0>可以形成在虚拟块DBLK上方。顶部全局行线GRL_T<7:0>可以沿第二方向SD延伸，并且可以沿着第一方向FD来设置。
顶部全局行线GRL_T<7:0>可以借助第一接触插头CP1分别联接到对应的底部全局行线GRL_L<7:0>。第一接触插头CP1可以借助虚拟块DBLK和半导体层20将顶部全局行线GRL_T<7:0>与底部全局行线GRL_L<7:0>联接。
侧壁介电层可以形成在第一接触插头CP1的外表面上。侧壁介电层可以被形成为围绕第一接触插头CP1的外壁，并且可以使第一接触插头CP1和虚拟块DBLK的虚拟导电层32(参见图7)彼此绝缘，并且还可以使第一接触插头CP1与半导体层20彼此绝缘。
底部全局行线GRL_L<7:0>中的每一个可以包括：第一线图案LP1，该第一线图案LP1布置在虚拟块DBLK下方，并且沿第二方向SD延伸；第二线图案LP2，该第二线图案沿第一方向FD从第一线图案LP1的一端向第一传输晶体管单元PTU11延伸；以及第三线图案LP3，该第三线图案LP3沿第一方向FD从第一线图案LP1的另一端向第二传输晶体管单元PTU21延伸。
第一线图案LP1可以沿垂直方向VD与虚拟块DBLK交叠，并且可以借助穿透虚拟块DBLK的第一接触插头CP1中的一个联接到顶部全局行线GRL_T中的一条。第二线图案LP2可以沿第一方向FD从第一线图案LP1的一端向第一传输晶体管单元PTU11延伸，并且可以借助第二接触插头CP2联接到在第一传输晶体管单元PTU11中包括的第一传输晶体管PT1中的任意一个的漏极。第三线图案LP3可以沿第一方向FD从第一线图案LP1的另一端向第二传输晶体管单元PTU21延伸，并且可以借助第三接触插头CP3联接到在第二传输晶体管单元PTU21中包括的第二传输晶体管PT2中的任意一个的漏极。
根据本实施方式，将顶部全局行线GRL_T<7:0>与底部全局行线GRL_L<7:0>联接的第一接触插头CP1可以穿透虚拟块DBLK。因此，不是必须切割第一存储块BLK1和第二存储块BLK2的导电层30(参见图7)来形成用于布置第一接触插头CP1的空间。
在将第一存储块BLK1和第二存储块BLK2的导电层30(参见图7)切割并分成多个部分以形成用于布置第一接触插头CP1的空间时，向导电层30施加操作电压所需的传输晶体管的数量与所分部分的数量成比例地增加。例如，在第一存储块BLK1中包括的导电层30的数量为32且在第一存储块BLK1的导电层被分成三个部分的情况下，向第一存储块BLK1传输操作电压所需的传输晶体管的数量将为32×3。这是与在不切割第一存储块BLK1的导电层30的情况下所需的传输晶体管的数量的三倍对应的数量。如果所需传输晶体管的数量以这种方式增加，则半导体存储装置的尺寸将随着传输晶体管的占用面积增大而增加。
根据本实施方式，第一存储块BLK1和第二存储块BLK2的导电层30可以在不沿着第二方向SD被切割的情况下横越接触区域CONT1和CONT4以及单元区域单元1至单元5。由此，向各第一存储块BLK1和第二存储块BLK2传输操作电压所需的传输晶体管的数量将与在第一存储块BLK1和第二存储块BLK2中的每一个中包括的导电层30的数量相同。因此，在与切割第一存储块BLK1和第二存储块BLK2的情况相比时，传输晶体管的数量减少，并且联接到传输晶体管的各布线线路(例如，局部行线LRL以及全局行线GRL_L和GRL_T)的数量也可以减少。由此，因为减小了传输晶体管和联接到传输晶体管的布线线路所占的面积，所以可以提高半导体存储装置的集成度。
此外，因为虚拟块DBLK布置在第一存储块BLK1与第二存储块BLK2之间，所以可以确保沿第一存储块BLK1和第二存储块BLK2的延伸方向(即，第二方向SD)路由(route)底部全局行线GRL_L的空间。因此，即使在联接到不同存储块的传输晶体管不沿着第一方向FD布置为一行而沿与第一方向FD不同的方向布置的情况下，也可以共享全局行线。因此，随着全局行线的数量和占用面积减小，可以减小半导体存储装置的尺寸。
虽然以上参照图5至图10描述的图包括两个存储块，但应注意，可以沿着第一方向FD布置三个或更多个存储块。
图11是示意性例示了包括八个存储块的半导体存储装置的顶视图。
参照图11，八个存储块BLK1至BLK8可以沿着第一方向FD来布置。虚拟块DBLK1至DBLK4可以布置在奇数存储块BLK1、BLK3、BLK5以及BLK7与偶数存储块BLK2、BLK4、BLK6以及BLK8之间。
与各存储块BLK1至BLK8对应的传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81可以布置在第一接触区域CONT1两侧上的单元区域单元1和单元2中。传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81中的每一个可以包括多个传输晶体管，所述多个传输晶体管联接到在对应存储块的第一堆叠组SG1(参见图8)中包括的各导电层30(参见图8)。传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81中的每一个可以沿垂直方向VD与对应的存储块交叠。
传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81可以相对于第一接触区域CONT1以之字形图案来布置。底部全局行线GRL_L<7:0>可以被形成为沿着以之字形图案布置的传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81弯曲的形状。各底部全局行线GRL_L<7:0>可以共同联接到传输晶体管单元PTU11、PTU21、PTU31、PTU41、PTU51、PTU61、PTU71以及PTU81。
与各存储块BLK1至BLK8对应的传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82可以布置在第二接触区域CONT2的两侧上的单元区域单元2和单元3中。传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82中的每一个可以包括多个传输晶体管，所述多个传输晶体管联接到在对应存储块的第二堆叠组SG2(参见图8)中包括的各导电层30(参见图8)。传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82中的每一个可以沿垂直方向VD与对应的存储块交叠。
传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82可以相对于第二接触区域CONT2以之字形图案来布置。底部全局行线GRL_L<15:8>可以被形成为沿着以之字形图案布置的传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82弯曲的形状。各底部全局行线GRL_L<15:8>可以共同联接到传输晶体管单元PTU12、PTU22、PTU32、PTU42、PTU52、PTU62、PTU72以及PTU82。
与各存储块BLK1至BLK8对应的传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83可以布置在第三接触区域CONT3两侧上的单元区域单元3和单元4中。传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83中的每一个可以包括多个传输晶体管，所述多个传输晶体管联接到在对应存储块的第三堆叠组SG3(参见图8)中包括的各导电层30(参见图8)。传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83中的每一个可以沿垂直方向VD与对应的存储块交叠。
传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83可以相对于第三接触区域CONT3以之字形图案来布置。底部全局行线GRL_L<23:16>可以被形成为沿着以之字形图案布置的传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83弯曲的形状。各底部全局行线GRL_L<23:16>可以共同联接到传输晶体管单元PTU13、PTU23、PTU33、PTU43、PTU53、PTU63、PTU73以及PTU83。
与各存储块BLK1至BLK8对应的传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84可以布置在第四接触区域CONT4两侧上的单元区域单元4和单元5中。传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84中的每一个可以包括多个传输晶体管，所述多个传输晶体管联接到在对应存储块的第四堆叠组SG4(参见图8)中包括的各导电层30(参见图8)。传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84中的每一个可以沿垂直方向VD与对应的存储块交叠。
传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84可以相对于第四接触区域CONT4以之字形图案来布置。底部全局行线GRL_L<31:24>可以被形成为沿着以之字形图案布置的传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84弯曲的形状。各底部全局行线GRL_L<31:24>可以共同联接到传输晶体管单元PTU14、PTU24、PTU34、PTU44、PTU54、PTU64、PTU74以及PTU84。
顶部全局行线GRL_T<31:0>可以布置在虚拟块DBLK1至DBLK4上方。例如，顶部全局行线GRL_T<7:0>可以布置在虚拟块DBLK1上方，顶部全局行线GRL_T<15:8>可以布置在虚拟块DBLK2上方，顶部全局行线GRL_T<23:16>可以布置在虚拟块DBLK3上方，并且顶部全局行线GRL_T<31:24>可以布置在虚拟块DBLK4上方。
顶部全局行线GRL_T<7:0>可以借助穿透虚拟块DBLK1的接触插头CP11联接到各底部全局行线GRL_L<7:0>。顶部全局行线GRL_T<15:8>可以借助穿透虚拟块DBLK2的接触插头CP12联接到各底部全局行线GRL_L<15:8>。顶部全局行线GRL_T<23:16>可以借助穿透虚拟块DBLK3的接触插头CP13联接到各底部全局行线GRL_L<23:16>。顶部全局行线GRL_T<31:24>可以借助穿透虚拟块DBLK4的接触插头CP14联接到各底部全局行线GRL_L<31:24>。
图12是示意性例示了根据本发明的实施方式的、包括半导体存储装置610的存储系统600的简化框图。
参照图12，存储系统600可以包括半导体存储装置610和存储控制器620。
半导体存储装置610可以包括如上所述的根据本发明的实施方式的半导体存储装置，并且可以按上述的方式来操作。存储控制器620可以控制半导体存储装置610。例如，半导体存储装置610和存储控制器620的组合可以是存储卡或固态硬盘(SSD)。存储控制器620可以包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624以及存储接口625。
SRAM 621可以用作CPU 622的工作存储器。主机接口623可以包括可以与存储系统600联接的主机的数据交换协议。
ECC块624可以检测并校正从半导体存储装置610读取的数据中包括的误差。
存储接口625可以与半导体存储装置610接口连接。CPU 622可以执行用于存储控制器620的数据交换的一般控制操作。
虽然未示出，但对本领域技术人员应显而易见的是，存储系统600还可以包括存储用于与主机交互的代码数据的ROM。半导体存储装置610可以被形成为由多个闪存芯片构造的多芯片封装。
存储系统600可以用作具有低误差发生概率的高可靠性存储介质。可以为诸如固态硬盘(SSD)的存储系统提供前面提及的非易失性存储装置。存储控制器620可以借助各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连高速(peripheral component interconnection express,PCI-E)协议、串行先进技术附件(SATA)协议、并行先进技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成器件电子设备(IDE)协议、等)中的一种与外部设备(例如，主机)通信。
图13是示意性例示了根据本发明的实施方式的、包括半导体存储装置的计算系统700的简化框图。
参照图13，根据本发明的实施方式的计算系统700可以包括存储系统700、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(诸如基带芯片集)、以及系统总线760。存储系统710、微处理器(或CPU)720、RAM 730、用户接口740以及调制解调器750电联接到存储总线760。在实施方式中，计算系统700可以是移动设备，在这种情况下，可以另外设置用于供应计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但对本领域技术人员应显而易见的是，计算系统700还可以包括应用芯片集、CMOS图像传感器(CIS)、移动DRAM等等。存储系统710例如可以是使用非易失性存储器来存储数据的固态驱动器/硬盘(SSD)。作为另一示例，存储系统710可以是诸如NAND或NOR闪存的结合闪存。
注意，以上所描述的实施方式不仅由设备和方法来实现，还可以由执行与各实施方式的配置对应的功能的程序或记录有程序的记录介质来实现。这种实现可以由实施方式所属领域的技术人员根据以上所描述的实施方式的说明而容易地获得。
虽然出于例示性目的已经描述了各种实施方式，但对本领域技术人员将显而易见的是，可以在不偏离如在权利要求中限定的本发明的精神和范围的情况下进行各种变更和修改。
相关申请的交叉引用
本申请要求2017年8月7日在韩国知识产权局中提交的韩国专利申请No.10-2017-0099370的优先权，此处以引证的方式将该申请整个并入。

Claims (19)

1.一种半导体存储装置，该半导体存储装置包括：
第一存储块和第二存储块，所述第一存储块和所述第二存储块被布置为沿第一方向彼此相邻，所述第一存储块和所述第二存储块中的每一个存储块包括：交替地堆叠在布置在基板上方的半导体层上方的多个导电层和多个介电层以及穿透所述导电层和所述介电层的多个沟道结构；
虚拟块，所述虚拟块布置在所述半导体层上方，并且设置在所述第一存储块与所述第二存储块之间；
多个第一传输晶体管，所述多个第一传输晶体管形成在所述基板上方和所述第一存储块下方，并且所述多个第一传输晶体管联接到所述第一存储块的各导电层；
多个第二传输晶体管，所述多个第二传输晶体管形成在所述基板上方和所述第二存储块下方，并且所述多个第二传输晶体管联接到所述第二存储块的各导电层；
多条底部全局行线，所述多条底部全局行线形成在所述半导体层下方的底部布线层中，并且每条所述底部全局行线共同联接到所述第一传输晶体管中的一个和所述第二传输晶体管中的一个；以及
顶部全局行线，所述顶部全局行线形成在所述虚拟块上方，并且每条所述顶部全局行线借助穿透所述虚拟块的第一接触插头中的相应第一接触插头联接到所述底部全局行线中的相应底部全局行线。
2.根据权利要求1所述的半导体存储装置，
其中，所述第一存储块和所述第二存储块以及所述虚拟块沿第二方向延伸，并且
其中，所述第一传输晶体管中的一个和所述第二传输晶体管中的一个沿与所述第一方向和所述第二方向交叉的方向来布置。
3.根据权利要求2所述的半导体存储装置，其中，所述底部全局行线中的每一条包括：
第一线图案，所述第一线图案与所述虚拟块交叠，沿所述第二方向延伸，并且联接到所述第一接触插头中的一个；
第二线图案，所述第二线图案沿所述第一方向从所述第一线图案的一端朝向所述第一传输晶体管延伸，并且借助第二接触插头联接到所述第一传输晶体管；以及
第三线图案，所述第三线图案沿所述第一方向从所述第一线图案的另一端朝向所述第二传输晶体管延伸，并且借助第三接触插头联接到所述第二传输晶体管。
4.根据权利要求1所述的半导体存储装置，
其中，所述第一存储块和所述第二存储块中的每一个包括：
N个堆叠组，所述N个堆叠组叠置在所述半导体层上方，并且所述堆叠组中的每一个包括预定数量的所述导电层，其中N为等于或大于2的自然数；和
N个台阶式槽，所述N个台阶式槽与各堆叠组对应，并且各台阶式槽以台阶状形状暴露对应堆叠组的所述预定数量的导电层，并且
其中，所述台阶式槽沿着与所述第一存储块和所述第二存储块以及所述虚拟块的延伸方向平行的第二方向布置成一行。
5.根据权利要求4所述的半导体存储装置，其中，所述台阶式槽在所述第一方向上的宽度小于在所述第一存储块和所述第二存储块中包括的所述导电层在所述第一方向上的最大宽度。
6.根据权利要求4所述的半导体存储装置，其中，所述基板包括：
N个接触区域，所述N个接触区域与所述台阶式槽对应；和
多个单元区域，所述多个单元区域沿着所述第二方向布置且所述接触区域插置在所述多个单元区域之间。
7.根据权利要求6所述的半导体存储装置，该半导体存储装置还包括：
多个页面缓冲器，所述多个页面缓冲器形成在所述第一存储块和所述第二存储块下方的所述基板上方，并且借助位线联接到所述第一存储块和所述第二存储块，
其中，在所述多个单元区域中，奇数单元区域和偶数单元区域沿着所述第二方向交替布置，并且
其中，所述页面缓冲器布置在所述第一存储块下方的所述奇数单元区域和所述第二存储块下方的所述偶数单元区域中。
8.根据权利要求7所述的半导体存储装置，其中，所述多个第一传输晶体管布置在所述第一存储块下方的所述偶数单元区域中，并且所述多个第二传输晶体管布置在所述第二存储块下方的所述奇数单元区域中。
9.根据权利要求6所述的半导体存储装置，其中，所述第一存储块和所述第二存储块的所述导电层被配置为在不沿着所述第二方向被切割的情况下横越所述接触区域和所述单元区域。
10.根据权利要求1所述的半导体存储装置，该半导体存储装置还包括：
狭缝，所述狭缝使所述第一存储块与所述虚拟块彼此分离，并且使所述第二存储块与所述虚拟块彼此分离。
11.根据权利要求1所述的半导体存储装置，其中，所述虚拟块具有多个虚拟导电层和多个介电层交替堆叠的结构。
12.根据权利要求11所述的半导体存储装置，其中，所述虚拟导电层布置在与所述第一存储块和所述第二存储块的导电层相同的层处。
13.根据权利要求12所述的半导体存储装置，其中，在所述导电层和所述虚拟导电层中都布置在同一层处的所述导电层中的一个和所述虚拟导电层中的一个由相同材料来形成。
14.根据权利要求11所述的半导体存储装置，该半导体存储装置还包括：
侧壁介电层，所述侧壁介电层围绕所述第一接触插头的外壁，并且使所述第一接触插头与所述虚拟导电层彼此绝缘。
15.一种半导体存储装置，该半导体存储装置包括：
基板，所述基板包括沿着与第一方向不同的第二方向设置的多个单元区域和布置在所述单元区域之间的接触区域，其中，在所述多个单元区域中，奇数单元区域和偶数单元区域沿着所述第二方向交替布置；
第一存储块和第二存储块，所述第一存储块和所述第二存储块被布置为沿所述第一方向彼此相邻，所述第一存储块和所述第二存储块中的每一个存储块包括：交替地堆叠在形成在所述基板上方的半导体层上方的多个导电层和多个介电层以及穿透所述单元区域中的所述导电层和所述介电层的多个沟道结构；
虚拟块，所述虚拟块在所述半导体层上方布置在所述第一存储块与所述第二存储块之间；
第一传输晶体管单元，每个第一传输晶体管单元包括预定数量的第一传输晶体管，所述第一传输晶体管联接到所述第一存储块的导电层并且形成在所述基板的所述偶数单元区域上方以与所述第一存储块交叠；
第二传输晶体管单元，每个第二传输晶体管单元包括预定数量的第二传输晶体管，所述第二传输晶体管联接到所述第二存储块的导电层并且形成在所述基板的所述奇数单元区域上方以与所述第二存储块交叠；
底部全局行线，所述底部全局行线形成在所述半导体层下方的底部布线层中，并且每条底部全局行线共同联接到所述第一传输晶体管中的一个和所述第二传输晶体管中的一个；以及
多条顶部全局行线，所述多条顶部全局行线形成在所述虚拟块上方，并且借助第一接触插头联接到各底部全局行线，所述第一接触插头穿透所述虚拟块和所述半导体层。
16.根据权利要求15所述的半导体存储装置，其中，所述底部全局行线中的每一条包括：
第一线图案，所述第一线图案与所述虚拟块交叠，沿所述第二方向延伸，并且联接到所述第一接触插头中的任一个；
第二线图案，所述第二线图案沿所述第一方向从所述第一线图案的一端延伸，并且借助第二接触插头联接到所述第一传输晶体管中的一个；以及
第三线图案，所述第三线图案沿所述第一方向从所述第一线图案的另一端延伸，并且借助第三接触插头联接到所述第二传输晶体管中的一个。
17.根据权利要求15所述的半导体存储装置，其中，所述第一传输晶体管单元或所述第二传输晶体管单元与各接触区域对应，并且被布置为沿所述第二方向分别与对应的接触区域相邻。
18.根据权利要求15所述的半导体存储装置，该半导体存储装置还包括：
侧壁介电层，所述侧壁介电层形成在所述第一接触插头的外表面上方，并且使所述第一接触插头与所述虚拟块彼此绝缘并且使所述第一接触插头与所述半导体层彼此绝缘。
19.根据权利要求15所述的半导体存储装置，其中，所述第一存储块和所述第二存储块的导电层被配置为在不沿着所述第二方向被切割的情况下横越所述接触区域和所述单元区域。
CN201810047492.8A 2017-08-07 2018-01-18 三维结构的半导体存储装置 Active CN109390350B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170099370A KR102472339B1 (ko) 2017-08-07 2017-08-07 3차원 구조의 반도체 메모리 장치
KR10-2017-0099370 2017-08-07

Publications (2)

Publication Number Publication Date
CN109390350A CN109390350A (zh) 2019-02-26
CN109390350B true CN109390350B (zh) 2023-08-22

Family

ID=65230391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810047492.8A Active CN109390350B (zh) 2017-08-07 2018-01-18 三维结构的半导体存储装置

Country Status (3)

Country Link
US (1) US10446565B2 (zh)
KR (1) KR102472339B1 (zh)
CN (1) CN109390350B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192321A (ja) * 2018-04-25 2019-10-31 ルネサスエレクトロニクス株式会社 半導体装置
US20200257962A1 (en) * 2019-02-12 2020-08-13 Samsung Electronics Co., Ltd. Controllable and interpretable content conversion
KR20210008985A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
EP4101005A4 (en) * 2020-02-08 2023-10-11 INTEL Corporation DEEP CONTACT AND BLOCK-TO-BLOCK ISOLATION USING COLUMNS IN A MEMORY ARRAY
KR20210109808A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
KR20210110995A (ko) 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 장치
KR20220019557A (ko) * 2020-08-10 2022-02-17 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
DE102021113450A1 (de) 2020-08-13 2022-02-17 Samsung Electronics Co., Ltd. Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen
KR20220032976A (ko) 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 로우 디코더를 구비하는 메모리 장치
KR20220049214A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1836336A (zh) * 2003-06-18 2006-09-20 爱特梅尔股份有限公司 具有单层多晶硅的镜像非易失性存储器单元晶体管对
CN106409811A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 半导体器件及其制造方法
CN107346772A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 包括三维结构的半导体存储器装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR101770613B1 (ko) * 2010-08-25 2017-08-23 삼성전자 주식회사 셀 스트링 및 그를 포함하는 비휘발성 메모리 장치의 제조방법
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20130076461A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20160108052A (ko) 2015-03-06 2016-09-19 에스케이하이닉스 주식회사 반도체 소자
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
KR102586958B1 (ko) * 2015-06-15 2023-10-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR20170028731A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR102381046B1 (ko) * 2015-10-26 2022-03-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US9806092B1 (en) * 2016-09-12 2017-10-31 Toshiba Memory Corporation Semiconductor memory device and methods for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1836336A (zh) * 2003-06-18 2006-09-20 爱特梅尔股份有限公司 具有单层多晶硅的镜像非易失性存储器单元晶体管对
CN106409811A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 半导体器件及其制造方法
CN107346772A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 包括三维结构的半导体存储器装置及其制造方法

Also Published As

Publication number Publication date
US20190043872A1 (en) 2019-02-07
KR20190015773A (ko) 2019-02-15
US10446565B2 (en) 2019-10-15
KR102472339B1 (ko) 2022-12-01
CN109390350A (zh) 2019-02-26

Similar Documents

Publication Publication Date Title
CN109390350B (zh) 三维结构的半导体存储装置
CN110098193B (zh) 三维结构的半导体存储器装置
CN109427814B (zh) 半导体存储装置
CN109671708B (zh) 三维结构的半导体存储装置
US10566343B2 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
CN108962909B (zh) 包括电容器的半导体存储装置
US11211328B2 (en) Semiconductor memory device of three-dimensional structure
US10388663B2 (en) Wiring line structure of three-dimensional memory device
US10971487B2 (en) Semiconductor memory device
CN110718241B (zh) 半导体存储器装置
CN111755459B (zh) 具有布线结构的半导体存储器装置
US10700081B2 (en) Semiconductor memory device
CN114203809A (zh) 存储装置以及该存储装置的制造方法
KR102375005B1 (ko) 3차원 구조의 반도체 메모리 장치
CN112420106B (zh) 具有芯片到芯片接合结构的半导体存储器装置
CN115132741A (zh) 半导体存储器装置和该半导体存储器装置的制造方法
CN114203720A (zh) 存储器装置及其制造方法
US20230067860A1 (en) Semiconductor memory device
CN112234068B (zh) 半导体存储器装置及其制造方法
US20240015966A1 (en) Semiconductor memory device
CN116782659A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant